SuperH - SuperH

SuperH (SH)
NávrhářHitachi Ltd.
Bity32bitová (32 → 64)
Představený90. léta
DesignRISC
KódováníSH2: 16bitové instrukce; SH2A a novější: smíšené 16- a 32bitové pokyny
EndiannessBi
OtevřenoAno a bez licenčních poplatků[1]

SuperH (nebo SH) je 32-bit snížená výpočetní sada (RISC) architektura sady instrukcí (ISA) vyvinutý společností Hitachi a v současné době vyrábí Renesas. Je implementován mikrokontroléry a mikroprocesory pro vestavěné systémy.

V době zavedení byl SH2 pozoruhodný tím, že měl 16bitové instrukce s pevnou délkou navzdory své 32bitové architektuře. Jednalo se o nový přístup: v té době byla šířka instrukce procesorů RISC vždy diktována šířkou architektury. Jinými slovy, 32bitové procesory RISC vždy používaly pevné 32bitové pokyny.

Později myšlenka toho, co se nyní nazývá komprimovaná sada instrukcí[Citace je zapotřebí ] byl přijat jinými společnostmi, nejvýznamnějším příkladem je PAŽE které vytvořily licenci na příslušné patenty SuperH Palec instrukční sada.

Od roku 2015, mnoho z originálu patenty protože architektura SuperH vyprší a procesor SH2 byl znovu implementován jako open source hardware pod jménem J2.

Dějiny

SH-2 na Sega 32X a Sega Saturn

Rodina procesorových jader SuperH byla poprvé vyvinuta společností Hitachi počátkem 90. let společnost Hitachi vyvinula kompletní skupinu kompatibilní nahoru instrukční sada Jádra CPU. SH-1 a SH-2 byly použity v Sega Saturn, Sega 32X a Capcom CPS-3.[2] Tyto jádra mají 16-bit instrukce pro lepší hustotu kódu než 32bitové instrukce, což bylo v té době velkou výhodou kvůli vysoké ceně hlavní paměť.

O několik let později bylo do rodiny procesorů SH přidáno jádro SH-3; nové funkce zahrnovaly další koncept přerušení, a jednotka správy paměti (MMU) a upravený koncept mezipaměti. Jádro SH-3 také získalo a DSP rozšíření, pak nazvané SH-3-DSP. S rozšířenými datovými cestami pro efektivní zpracování DSP, speciálními akumulátory a vyhrazeným MAC -typ DSP engine, toto jádro sjednocovalo svět procesorů DSP a RISC. Derivát byl také použit s původním jádrem SH-2.

V letech 1994 až 1996 bylo po celém světě dodáno 35,1 milionu zařízení SuperH.[3]

Pro Obsazení snů, Hitachi vyvinul architekturu SH-4. Superskalární (Obousměrné) provádění instrukcí a a vektor jednotka s plovoucí desetinnou čárkou (zvláště vhodné pro 3D grafika ) byly vrcholem této architektury. Standardní čipy založené na SH-4 byly představeny kolem roku 1998.

SH-3 a Architektury SH-4 podporují objednávání bajtů big-endian i little-endian (jsou bi-endian ).

Licencování

Hitachi a STMicroelectronics začala spolupracovat již v roce 1997 na konstrukci modelu SH-4. Na začátku roku 2001 založili IP společnost SuperH, Inc., která se chystala licencovat jádro SH-4 na jiné společnosti a vyvíjela architekturu SH-5, první krok SuperH do 64bitové oblasti.[4][5] V roce 2003 Hitachi a Mitsubishi Electric vytvořil společný podnik s názvem Technologie Renesas, přičemž Hitachi ovládá 55% z toho. V roce 2004 koupila společnost Renesas Technology podíl STMicroelectronics na vlastnictví společnosti SuperH Inc. a s ní licenci na jádra SH.[6] Renesas Technology později se stal Renesas Electronics, po jejich sloučení s NEC Electronics.

Konstrukce SH-5 podporovala dva režimy provozu. Režim SHcompact je ekvivalentní s pokyny v uživatelském režimu Sada instrukcí SH-4. Režim SHmedia je velmi odlišný, používá 32bitové instrukce s šedesáti čtyřmi 64bitovými celočíselnými registry a SIMD instrukce. V režimu SHmedia je cíl a větev (skok) se načte do větvového registru odděleně od aktuální větvové instrukce. To umožňuje procesoru předem načíst pokyny pro větev, aniž by bylo nutné snoopovat proud instrukcí. Kombinace kompaktního 16bitového kódování instrukcí s výkonnějším 32bitovým kódováním instrukcí není u SH-5 jedinečná; PAŽE procesory mají 16 bitů Palec režim (ARM licencoval několik patentů od SuperH pro Palec[7]) a MIPS procesory mají režim MIPS-16. SH-5 se však liší, protože jeho režim zpětné kompatibility je spíše 16bitové kódování než 32bitové.

Vývoj architektury SuperH stále pokračuje. Poslední vývojový krok nastal kolem roku 2003, kdy se jádra od SH-2 až po SH-4 sjednotila do superskalárního jádra SH-X, které tvoří jakousi nadřazenou sadu instrukčních sad předchozích architektur.

Dnes[když? ]jsou jádra, architektura a produkty SuperH CPU Renesas Electronics, sloučení polovodičových skupin Hitachi a Mitsubishi a architektura je konsolidována kolem platforem SH-2, SH-2A, SH-3, SH-4 a SH-4A, což dává škálovatelnou rodinu.

J Core

Platnost posledního z patentů SH-2 vypršela v roce 2014. At LinuxCon Japan 2015, vývojáři j-core představili a reimplementace čistých prostor SH-2 ISA s rozšířeními (známé jako „jádro J2“ kvůli nevypršení platnosti ochranné známky ).[7][8] Následně byl na ELC 2016 představen designový návod.[9]

The otevřený zdroj BSD licencováno VHDL kód pro jádro J2 byl prokázán na Xilinx FPGA a dál ASIC vyrobeno dne TSMC je 180 nm proces a je schopen bootovat µClinux.[7] J2 je zpětně ISA kompatibilní s SH-2, implementován jako pětistupňový kanál se samostatnými paměťovými rozhraními instrukcí a dat a strojově generovaný instrukční dekodér podporující hustě zabalený a komplexní (ve srovnání s jinými stroji RISC) ISA. Snadno se přidávají další pokyny. J2 implementuje instrukce pro dynamický posun (pomocí vzorů instrukcí SH-3 a pozdějších), rozšířené atomové operace (používané pro navlékání primitiv) a zamykání / rozhraní pro symetrickou podporu více procesorů. Plány na implementaci instrukčních sad SH-2A (jako „J2 +“) a SH-4 (jako „J4“), protože platnost příslušných patentů vyprší v letech 2016–2017.[7]

Jako motivace pro návrh nových jader založených na této architektuře bylo uvedeno několik funkcí SuperH:[7]

  • Vysoký hustota kódu ve srovnání s jinými 32bitovými RISC Je jako jako PAŽE nebo MIPS[10] důležité pro výkon šířky pásma mezipaměti a paměti
  • Existující překladač a operační systém Podpěra, podpora (Linux, Windows Embedded, QNX[8])
  • Extrémně nízký ASIC výroba náklady nyní, když patenty vyprší (kolem 0,03 USD pro dvoujádrové jádro J2 na 180 nm procesu TSMC).
  • Implementace bez patentů a licenčních poplatků (s licencí BSD)
  • Plná a živá podpora komunity
  • Dostupnost nízkonákladové platformy pro vývoj hardwaru pro nástroje FPGA s nulovými náklady
  • Nástroje pro generování a integraci CPU a SoC RTL, vytváření přenosných RTL a dokumentace FPGA a ASIC
  • Čistý, moderní design s otevřeným zdrojovým designem, generačním, simulačním a ověřovacím prostředím

Modely

CPU Hitachi SH-3

Rodina jader CPU SuperH zahrnuje:

  • SH-1 - používá se v mikrokontrolérech pro hluboce zabudované aplikace (CD ROM pohony, hlavní spotřebiče, atd.)
  • SH-2 - používá se v mikrokontrolérech s vyššími požadavky na výkon, používá se také v automobilovém průmyslu, jako je řídicí jednotky motoru nebo v síťových aplikacích a také na herních konzolách, jako je Sega Saturn. SH-2 si našel domov také v mnoha automobilech řídicí jednotka motoru aplikace, včetně Subaru, Mitsubishi, a Mazda.
  • SH-2A - Jádro SH-2A je rozšířením jádra SH-2 včetně několika dalších instrukcí, ale nejdůležitější je přechod na superskalární architekturu (je schopná provádět více než jednu instrukci v jednom cyklu) a dvě pět etapové potrubí. Obsahuje také 15 registrových bank, které usnadňují latenci přerušení 6 hodinových cyklů. Silný je také v aplikacích pro ovládání motorů, ale také v multimédiích, audiotechnice, pohonných jednotkách, řízení karoserií automobilů a automatizaci kanceláří a budov
  • SH-DSP - původně vyvinut pro mobilní telefon trhu, který se později používá v mnoha spotřebitelských aplikacích vyžadujících výkon DSP pro Windows JPEG komprese atd.
  • SH-3 - používá se pro mobilní a ruční aplikace, jako je Jornada, silný v Windows CE aplikace a trh po mnoho let na trhu s navigacemi v automobilech. The Jeskyně CV1000, podobně jako Sega NAOMI hardwarový procesor, také využil tohoto CPU. Hudební produkční jednotky Korg Electribe EMX a ESX také používají SH-3.[11]
  • SH-3-DSP - používá se hlavně v multimediálních terminálech a síťových aplikacích, také v tiskárnách a faxech
  • SH-4 - používá se vždy, když je vyžadován vysoký výkon, jako jsou multimediální terminály do auta, herní konzole nebo set-top boxy
  • SH-5 - používá se ve špičkových 64bitových multimediálních aplikacích
  • SH-X - hlavní jádro používané v různých příchutích (s / bez DSP nebo FPU jednotky) v řídicí jednotce motoru, multimediálním vybavení automobilu, set-top boxech nebo mobilních telefonech
  • SH-Mobile - procesor SuperH mobilních aplikací; navržen tak, aby uvolnil zpracování aplikace z LSI základního pásma

SH-2

CPU Hitachi SH-2

SH-2 je 32bitová architektura RISC s 16bitovou pevnou délkou instrukce pro vysokou hustotu kódu a má hardware znásobit – hromadit (MAC) blok pro DSP algoritmy a má pětistupňový kanál.

SH-2 má cache pro všechny ROM -less zařízení.

Poskytuje 16 univerzálních registrů, vektorový základní registr, globální základní registr a registr procedur.

Dnes se řada SH-2 táhne od 32 kB palubního blesku až po zařízení bez ROM. Používá se v mnoha různých zařízeních s různými periferiemi, jako jsou CAN, Ethernet, časová jednotka pro řízení motoru, rychlý ADC a další.

SH-2A

SH-2A je upgrade jádra SH-2, který přidal některé 32bitové pokyny. To bylo oznámeno na začátku roku 2006.

Mezi nové funkce jádra SH-2A patří:

  • Superskalární architektura: provádění 2 instrukcí současně
  • Harvardská architektura
  • Dva 5stupňové potrubí
  • Smíšené 16bitové a 32bitové pokyny
  • 15 registrových bank pro reakci na přerušení v 6 cyklech.
  • Volitelná FPU

Rodina SH-2A dnes zahrnuje široké paměťové pole od 16 kB do a zahrnuje mnoho variant bez ROM. Zařízení mají standardní periferní zařízení, jako jsou UMĚT, Ethernet, USB a více i více aplikačně specifických periferií, jako je ovládání motoru časovače, TFT řadiče a periferie určené pro aplikace automobilového hnacího ústrojí.

SH-4

CPU Hitachi SH-4

SH-4 je 32bitový procesor RISC a byl vyvinut pro primární použití v multimediálních aplikacích, jako je Sega Obsazení snů a NAOMI herní systémy. Obsahuje mnohem výkonnější jednotku s plovoucí desetinnou čárkou[Poznámka] a další integrované funkce spolu se standardním 32bitovým celočíselným zpracováním a 16bitovou velikostí instrukcí.

Mezi funkce SH-4 patří:

  • FPU se čtyřmi multiplikátory s plovoucí desetinnou čárkou, podporující 32bitovou jednoduchou přesnost a 64bitovou dvojitou přesnost plováky
  • 4D s plovoucí desetinnou čárkou provoz dot-produktu
  • 128bitová sběrnice s plovoucí desetinnou čárkou umožňující přenosovou rychlost 3,2 GB / s z datové mezipaměti
  • 64bitová externí datová sběrnice s 32bitovým adresováním paměti, což umožňuje maximálně 4 GB adresovatelné paměti s přenosovou rychlostí 800 MB / s
  • Integrované řadiče přerušení, DMA a správy napájení

^ Ve vlastní SH4 vyrobené pro Casio, SH7305, není FPU.

SH-5

SH-5 je 64bitový RISC procesor.[12]

Nikdy nebyl vydán téměř žádný nesimulovaný hardware SH-5,[13] a na rozdíl od stále živého SH-4 byla podpora SH-5 zrušena gcc.[14]

Reference

  1. ^ Otevřený procesor J-core
  2. ^ „Hardware CP System III (CPS3) (Capcom)“. www.system16.com. Systém 16. Citováno 3. srpna 2019.
  3. ^ http://segatech.com/technical/cpu/tech_sh4.html
  4. ^ „STMicro, Hitachi plánuje novou společnost na vývoj jader RISC“. EE Times. 3. dubna 2001. Společnost Hitachi vytvořila rodinu procesorů SH a vyvinula své první čtyři hlavní iterace, ale se společností ST spolupracuje od roku 1997, kdy se společnosti dohodly na sdílení společného plánu špičkových mikroprocesorů. Společně vyvinuli 32bitové jádro procesoru SH4 RISC a zahájili vývoj architektury SH5, kterou nyní dokončí SuperH. Prvotním produktem SuperH bude jádro SH4. Starší verze SH nebudou součástí dohody o odštěpení.
  5. ^ „Společnost SuperH, Inc. vytvořená společnostmi Hitachi a STMicroelectronics za účelem podpory šíření jader SuperH ™ v integrovaných mikroprocesorových aplikacích“.
  6. ^ „Renesas převezme hlavní podnikání SuperH“. EE Times. 28. září 2004.
  7. ^ A b C d E Nathan Willis (10. června 2015). „Vzkříšení architektury SuperH“. LWN.net.
  8. ^ A b „J Cores“. j-jádro. Archivovány od originál 11. května 2016. Citováno 27. dubna 2016.
  9. ^ http://j-core.org/talks/ELC-2016.pdf
  10. ^ V.M. Weaver (17. března 2015). „Zkoumání mezí hustoty kódu (technická zpráva s nejnovějšími výsledky)“ (PDF).
  11. ^ Kuwabara (25. července 2019). „Servisní příručka Korg EMX / ESX“ (PDF).
  12. ^ „CPU CPU SH-5, svazek 1: architektura“ (PDF).
  13. ^ „Tisková zpráva Wasabi SH-5“. 8. března 2016.
  14. ^ „Změny řady GCC 7, nové funkce a opravy“. 2. února 2018.

externí odkazy