ESi-RISC - eSi-RISC - Wikipedia

Tento článek má několik problémů. Prosím pomozte zlepšit to nebo diskutovat o těchto otázkách na internetu diskusní stránka. (Zjistěte, jak a kdy tyto zprávy ze šablony odebrat) tento článek potřebuje další citace pro ověření. Prosím pomozte vylepšit tento článek podle přidávání citací ke spolehlivým zdrojům. Zdroj bez zdroje může být napaden a odstraněn. Najít zdroje: „ESi-RISC“  – zprávy  · noviny  · knihy  · učenec  · JSTOR (Prosince 2009) (Zjistěte, jak a kdy odstranit tuto zprávu šablony) Tento článek obsahuje vložené seznamy že může být špatně definováno, neověřeno nebo nerozlišující. Prosím pomozte uklidit to splňovat standardy kvality Wikipedie. Je-li to vhodné, začleňte položky do hlavní části článku. (Prosince 2009) (Zjistěte, jak a kdy odstranit tuto zprávu šablony)

eSi-RISC je konfigurovatelný procesor architektura. Je k dispozici v pěti implementacích: eSi-1600, eSi-1650, eSi-3200, eSi-3250 a eSi-3264.^[1] Modely eSi-1600 a eSi-1650 jsou vybaveny a 16-bit datová cesta, zatímco funkce eSi-32x0s 32-bit datové cesty a eSi-3264 má smíšenou 32 / 64bitovou datovou cestu. Každý z těchto procesorů je licencován jako soft IP jádra, vhodné pro integraci do obou ASIC a FPGA.^[2]

Architektura

Tato sekce je v seznam formát, ale může číst lépe jako próza. Můžete pomoci převod této části, Pokud je to vhodné. Nápověda k úpravám je k dispozici. (Květen 2019)

Hlavní rysy architektury eSi-RISC jsou:^[3]

Architektura SoC eSi-3250

• RISC -jako architektura načítání / ukládání.
• Konfigurovatelná 16bitová, 32bitová nebo 32 / 64bitová datová cesta.
• Pokyny jsou zakódovány do 16 nebo 32 bitů.
• 8, 16 nebo 32 univerzálních registrů, které jsou široké buď 16 nebo 32 bitů.
• 0, 8, 16 nebo 32 vektorových registrů, které jsou široké buď 32 nebo 64 bitů.
• Až 32 externích, vektorových, vnořených a prioritních přerušení.
• Konfigurovatelná sada instrukcí včetně podpory celočíselné, plovoucí desetinné čárky a aritmetiky s pevnou čárkou
• SIMD operace.
• Volitelná podpora pro uživatelsky definované pokyny, jako je kryptografická akcelerace.^[4]
• Volitelné mezipaměti (konfigurovatelná velikost a asociativita).
• Volitelný MMU podpora ochrany paměti i dynamického překladu adres.
• AMBA Rozhraní sběrnice AXI, AHB a APB.
• Paměť mapovaná I / O.
• 5stupňový plynovod.
• Hardware JTAG ladit.

I když existuje mnoho různých 16 nebo 32 bitů Měkký mikroprocesor K dispozici jsou IP jádra, eSi-RISC je jediná architektura licencovaná jako jádro IP, která má 16 i 32bitové implementace.

Na rozdíl od jiných architektur RISC podporujících 16 i 32bitové instrukce, například ARM / Thumb nebo MIPS / MIPS-16, 16 a 32bitové instrukce v architektuře eSi-RISC lze volně směšovat, místo toho, aby měly různé režimy, kde buď jsou provedeny všechny 16bitové instrukce nebo všechny 32bitové instrukce. To zlepšuje hustotu kódu bez snížení výkonu. 16bitové instrukce podporují dva operandy registrů v dolních 16 registrech, zatímco 32bitové instrukce podporují tři operandy registrů a přístup ke všem 32 registrům.

eSi-RISC zahrnuje podporu pro Multiprocesing. Implementace zahrnovaly až sedm eSi-3250 na jednom čipu.^[5]

Řetězec nástrojů

Řetězec nástrojů eSi-RISC je založen na kombinaci přístavu GNU toolchain a Zatmění IDE.^[6] To zahrnuje:

• GCC - překladač C / C ++.
• Binutils - Assembler, linker a binární nástroje.
• GDB - Debugger.
• Zatmění - Integrované vývojové prostředí.

Knihovna C je Newlib a knihovna C ++ je Libstdc ++. Přeneseno RTOS zahrnout MicroC / OS-II, FreeRTOS, ERIKA Enterprise^[7] a Phoenix-RTOS^[8]

Reference

externí odkazy

• Domovská stránka eSi-RISC