Bitová sériová architektura - Bit-serial architecture
v digitální logika aplikace, bitové sériové architektury na rozdíl od odesílat data po bitech po jednom drátu bitově paralelní slovo architektury, ve kterých jsou datové hodnoty odesílány všechny bity nebo slovo najednou podél skupiny drátů.
Všechny digitální počítače postavené před rokem 1951 a většinou na počátku masivní paralelní zpracování stroje používaly bitově sériovou architekturu - byly sériové počítače.
Bitové sériové architektury byly vyvinuty pro zpracování digitálních signálů v šedesátých až osmdesátých letech, včetně efektivních struktur pro bit-sériové množení a akumulaci.[1]
Často N sériové procesory zaberou méně oblasti FPGA a budou mít vyšší celkový výkon než jeden N-bitový paralelní procesor.[2]
Viz také
Reference
- ^ Denyer, Peter B.; Renshaw, David (1985). Zpracování signálu VLSI: bit-sériový přístup. Řada systémů VLSI. Addison-Wesley. ISBN 978-0-201-13306-6.
- ^ Raymond J. Andraka.„Vybudování vysoce výkonného bitového sériového procesoru v FPGA“.
externí odkazy
- Aplikace FPGA technologie k urychlení časová doména konečných rozdílů (FDTD) metoda
- BIT-sériové FIR filtry s CSD koeficienty pro FPGA
 | Tento počítačová věda článek je a pahýl. Wikipedii můžete pomoci pomocí rozšiřovat to. |