Měkký mikroprocesor - Soft microprocessor - Wikipedia
 | Tento chybí informace o třech OpenPOWER jádra, jedno jádro Moxie, obě na úrovni RTL. (Červenec 2020) |
A měkký mikroprocesor (také nazývaný softcore mikroprocesor nebo a měkký procesor) je mikroprocesor jádro, které lze zcela implementovat pomocí logická syntéza. Lze jej implementovat prostřednictvím různých polovodič zařízení obsahující programovatelnou logiku (např. ASIC, FPGA, CPLD ), včetně špičkových i komoditních variací.[1]
Většina systémů, pokud vůbec používá měkký procesor, používá pouze jeden měkký procesor. Několik designérů však na FPGA naskládá tolik měkkých jader, kolik se vejde.[2] V těch vícejádrový systémy, zřídka používané zdroje lze sdílet mezi všemi jádry v klastru.
Zatímco mnoho lidí umístí právě jeden měkký mikroprocesor na FPGA, dostatečně velký FPGA pojme dva nebo více měkkých mikroprocesorů, což má za následek vícejádrový procesor. Počet měkkých procesorů na jednom FPGA je omezen pouze velikostí FPGA.[3] Někteří lidé umístili desítky nebo stovky měkkých mikroprocesorů na jediné FPGA.[4][5][6][7][8] Toto je jeden způsob implementace masivní paralelismus ve výpočetní technice a lze je také použít výpočet v paměti.
Měkký mikroprocesor a jeho okolní periferie implementované v FPGA jsou méně náchylné k zastarávání než diskrétní procesor.[9][10][11]
Porovnání jádra
| Procesor | Vývojář | Otevřený zdroj | Podpora sběrnice | Poznámky | Projekt domů | Jazyk popisu |
|---|---|---|---|---|---|---|
| založeno na PAŽE architektura sady instrukcí | ||||||
| Jantar | Conor Santifort | LGPLv2.1 | Wishbone | ARMv2a 3stupňové nebo 5stupňové potrubí | Stránka projektu na Opencores | Verilog |
| Cortex-M1 | PAŽE | Ne | [6] | 70–200 MHz, 32bitový RISC | [7] | Verilog |
| založeno na AVR architektura sady instrukcí | ||||||
| Navré | Sébastien Bourdeauducq | Ano | Přímý SRAM | Atmel AVR -kompatibilní 8bitový RISC | Stránka projektu na Opencores | Verilog |
| pAVR | Doru Cuturela | Ano | Atmel AVR -kompatibilní 8bitový RISC | Stránka projektu na Opencores | VHDL | |
| založeno na MicroBlaze architektura sady instrukcí | ||||||
| AEMB | Shawn Tan | Ano | Wishbone | Kompatibilní s MicroBlaze EDK 3.2 | AEMB | Verilog |
| MicroBlaze | Xilinx | Ne | PLB, OPB, FSL, LMB, AXI4 | Xilinx MicroBlaze | ||
| Otevřený oheň | Laboratoř Virginia Tech CCM | Ano | OPB, FSL | Binárně kompatibilní s MicroBlaze | [8][12] | Verilog |
| SecretBlaze | LIRMM, University of Montpellier / CNRS | Ano | Wishbone | MicroBlaze ISA, VHDL | SecretBlaze | VHDL |
| založeno na MCS-51 architektura sady instrukcí | ||||||
| MCL51 | Laboratoře MicroCore | Ano | Jádro 8051 s ultravysokými stopami založené na mikrosekvenceru | 312 Artix-7 LUT. Čtyřjádrová verze 8051 je 1227 LUT. | MCL51 jádro | |
| TSK51 / 52 | Altium | Bez licenčních poplatků | Wishbone / Intel 8051 | 8-bit Intel 8051 kompatibilní s instrukční sadou, alternativa nižšího taktu | Vestavěný design na Altium Wiki | |
| založeno na MIPS architektura sady instrukcí | ||||||
| BERI | Univerzita v Cambridge | BSD | MIPS | Stránka projektu | Bluespec | |
| Dossmatik | René Doss | CC BY-NC 3.0, kromě komerční žadatelé musí platit licenční poplatek. | Zřetězený autobus | MIP I instrukční sada fází potrubí | Dossmatik | VHDL |
| TSK3000A | Altium | Bez licenčních poplatků | Wishbone | 32-bit R3000 -styl RISC upravený CPU Harvardské architektury | Vestavěný design na Altium Wiki | |
| založeno na PicoBlaze architektura sady instrukcí | ||||||
| PacoBlaze | Pablo Bleyer | Ano | Kompatibilní s procesory PicoBlaze | PacoBlaze | Verilog | |
| PicoBlaze | Xilinx | Ne | Xilinx PicoBlaze | VHDL, Verilog | ||
| založeno na RISC-V architektura sady instrukcí | ||||||
| f32c | Univerzita v Záhřebu | BSD | AXI, SDRAM, SRAM | 32bitové podmnožiny RISC-V / MIPS ISA (retargetable), řetězec nástrojů GCC | f32c | VHDL |
| NEORV32 | Stephan Nolting | BSD | Wishbone b4, AXI4 | rv32 [i / e] [m] [a] [c] [Zicsr] [Zifencei], kompatibilní s RISC-V, k dispozici CPU a SoC, vysoce přizpůsobitelný, GCC nástrojový řetězec | GitHub OpenCores | VHDL |
| VexRiscv | SpinalHDL | Ano | AXI4 / Avalon | 32bitový, RISC-V, až 340 MHz na Artix 7. Až 1,44 DMIPS / MHz. | https://github.com/SpinalHDL/VexRiscv | VHDLVerilog (SpinalHDL) |
| založeno na SPARC architektura sady instrukcí | ||||||
| LEON2 (-FT) | ESA | Ano | AMBA2 | SPARC V8 | ESA | VHDL |
| LEON3 / 4 | Aeroflex Gaisler | Ano | AMBA2 | SPARC V8 | Aeroflex Gaisler | VHDL |
| OpenPiton | Princetonská paralelní skupina | Ano | Manycore SPARC V9 | OpenPiton | Verilog | |
| OpenSPARC T1 | slunce | Ano | 64-bit | OpenSPARC.net | Verilog | |
| Tacus / PIPE5 | TemLib | Ano | Zřetězený autobus | SPARC V8 | TEMLIB | VHDL |
| založeno na x86 architektura sady instrukcí | ||||||
| CPU86 | HT-Lab | Ano | CPU kompatibilní s 8088 ve VHDL | cpu86 | VHDL | |
| MCL86 | Laboratoře MicroCore | Ano | Poskytnuto 8088 BIU. Jiné se snadno vytvářejí. | Cyklus přesný 8088/8086 implementovaný pomocí mikrosekvenceru. Méně než 2% využití Kintex-7. | MCL86 jádro | |
| s80x86 | Jamie Iles | GPLv3 | Zvyk | Jádro GPLv3 kompatibilní s 80186 | s80x86 | SystemVerilog |
| Zet | Zeus Gómez Marmolejo | Ano | Wishbone | x86 PC klon | Zet | Verilog |
| ao486 | Aleksander Osman | 3-klauzule BSD | Avalon | i486 SX kompatibilní jádro | ao486 | Verilog |
| Jiné architektury | ||||||
| OBLOUK | ARC International, Synopsys | Ne | 16 / 32bitový ISA RISC | DesignWare ARC | Verilog | |
| ERIC5 | Entner Electronics | Ne | 9bitový RISC, velmi malá velikost, programovatelný v C. | ERIC5 | VHDL | |
| H2 CPU | Richard James Howe | MIT | Zvyk | 16bitový zásobníkový stroj, určený k přímému provádění Forth, malý | H2 CPU | VHDL |
| Okamžité SoC | FPGA jádra | Ne | Zvyk | 32bitové rozšíření RISC-V M, SoC definované v C ++ | Okamžité SoC | VHDL |
| JOP | Martin Schoeberl | Ano | SimpCon / Wishbone (rozšíření) | Stohově orientovaná, tvrdá podpora v reálném čase, provádění Bajtový kód Java přímo | Jop | VHDL |
| LatticeMico8 | Mříž | Ano | Wishbone | LatticeMico8 | Verilog | |
| LatticeMico32 | Mříž | Ano | Wishbone | LatticeMico32 | Verilog | |
| LXP32 | Alex Kuzněcov | MIT | Wishbone | 32bitové, 3stupňové potrubí, zaregistrovat soubor na základě blokové RAM | lxp32 | VHDL |
| MCL65 | Laboratoře MicroCore | Ano | Jádro 6502 na bázi mikrosekvenceru s velmi malými rozměry | 252 Spartan-7 LUT. Přesný cyklus hodin. | MCL65 jádro | |
| MRISC32-A1 | Marcus Geelnard | Ano | Wishbone, B4 / potrubí | 32bitový procesor RISC / Vector s vlastním ISA | MRISC32 | VHDL |
| NEO430 | Stephan Nolting | Ano | Wishbone (Avalon, AXI4-Lite) | 16bitový kompatibilní s MSP430 ISA, velmi malé rozměry, mnoho periferií, vysoce přizpůsobitelné | NEO430 | VHDL |
| Nios, Nios II | Altera | Ne | Avalon | Altera Nios II | Verilog | |
| OpenRISC | OpenCores | Ano | Wishbone | 32 bitů; provádí se v ASIC, Actel, Altera, Xilinx FPGA. | [9] | Verilog |
| SpartanMC | TU Darmstadt / TU Drážďany | Ano | Zvyk (AXI podpora ve vývoji) | 18-bit ISA (GNU Binutils / GCC podpora ve vývoji) | SpartanMC | Verilog |
| SYNPIC12 | Miguel Angel Ajo Pelayo | MIT | PIC12F kompatibilní, program syntetizovaný v branách | nbee.es | VHDL | |
| xr16 | Jan Gray | Ne | XSOC abstraktní autobus | 16bitový procesor RISC a SoC v časopise Circuit Cellar # 116-118 | XSOC / xr16 | Schematické |
| YASEP | Yann Guidon | AGPLv3 | Přímý SRAM | 16 nebo 32 bitů, vstup RTL VHDL & asm v JS, podmnožina mikrokontroléru: připravena | yasep.org (Firefox Požadované) | VHDL |
| ZipCPU | Gisselquistova technologie | GPLv3 | Wishbone, B4 / potrubí | 32bitový procesor zaměřený na minimální využití zdrojů FPGA | zipcpu.com | Verilog |
| ZPU | Zylin AS | Ano | Wishbone | Stohový procesor, konfigurovatelný 16/32 bitový datový kanál, eCos Podpěra, podpora | CPU Zylin | VHDL |
| RISC5 | Niklaus Wirth | Ano | Zvyk | Spuštění kompletního grafického systému Oberon včetně editoru a kompilátoru. Software lze vyvíjet a provozovat na stejné desce FPGA. | www.projectoberon.com/ | Verilog |
Viz také
Reference
- ^ http://www.dailycircuitry.com/2011/10/zet-soft-core-running-windows-30.html Archivováno 13.10.2018 na Wayback Machine „Soft jádro Zet se systémem Windows 3.0“ Andrew Felch 2011
- ^ „Archivovaná kopie“. Archivovány od originál dne 08.10.2007. Citováno 2012-08-18.CS1 maint: archivovaná kopie jako titul (odkaz)„Architektury FPGA od„ A “do„ Z ““, Clive Maxfield 2006
- ^ Měkký procesor MicroBlaze: Často kladené otázky Archivováno 2011-10-27 na Wayback Machine
- ^ István Vassányi. „Implementace procesorových polí na FPGA“. 1998.[1]
- ^ Zhoukun WANG a Omar HAMMAMI. „Systém 24 procesorů na čipu Návrh FPGA se sítí na čipu“.[2]
- ^ John Kent. „Micro16 Array - jednoduché CPU pole“[3]
- ^ Kit Eaton. „Dosaženo 1 000 jádra CPU: Vaše budoucí pracovní plocha bude superpočítač“. 2011.[4]
- ^ „Vědci vytlačili na jeden čip více než 1 000 jader“. 2011.[5] Archivováno 03.03.2012 na Wayback Machine
- ^ Joe DeLaere.„7 hlavních důvodů, proč vyměnit svůj mikrokontrolér za MAX 10 FPGA“.
- ^ John Swan; Tomek Krzyzak.„Používání FPGA k zamezení zastarávání mikroprocesorů“.2008
- ^ Zaměstnanci (03.02.2010). „Je třeba podporovat IP procesor FPGA“. Týdenní elektronika. Citováno 2019-04-03.
- ^ http://opencores.org/project,openfire_core,overview
externí odkazy
- Měkká jádra CPU pro FPGA
- Podrobné srovnání 12 měkkých mikroprocesorů
- Novinky o CPU FPGA
- Web svobody CPU
- Mikroprocesorová jádra na Opencores.org (rozbalte kartu „Procesor“)
- NikTech 32bitový RISC mikroprocesor MANIK.