JHDL - JHDL

JHDL (Just-Another Hardware Description Language) je strukturou na nízké úrovni jazyk popisu hardwaru, zaměřené především na budování obvodů prostřednictvím Objektově orientovaný přístup, který sdružuje sbírky bran do objektů Java. Implementováno jako sada nástrojů a knihovna tříd nad Programovací jazyk Java, jeho primární použití je pro návrh číslicových obvodů pro implementaci v polní programovatelná hradlová pole (FPGA). Zvláštní pozornost byla věnována podpoře Xilinx série čipů.

Když je design připraven k umístění do tkaniny, vývojář jednoduše vygeneruje Formát elektronické výměny designu (EDIF) netlist a importuje je do sady nástrojů. Jakmile je netlist importován, vývojář by měl být schopen přenést okruh pomocí a Společná zkušební akční skupina (JTAG) kabel. Seznam sítí EDIF je podporován pro řady XC4000, Virtex a Virtex-II FPGA.

JHDL byl vyvinut v BYU v Konfigurovatelná výpočetní laboratoř, projekt zahájen v roce 1997. ^[1] Od července 2013 byla podle oficiálního webu JDHL provedena poslední aktualizace projektu JHDL v květnu 2006.

Funkce

Mezi jazykové funkce JHDL patří:

• Konstrukční návrh hardwaru
• Flexibilní generátory modulů
• Tabulkou generované stroje s konečným stavem
• Grafická sada nástrojů „Workbench“

Behaviorální syntéza ještě není plně podporována.

Integrované prostředí JHDL Workbench je navrženo tak, aby vývojářům umožnilo graficky testovat a sledovat jejich návrhy obvodů. Tento nástroj zahrnuje:

• Grafický schématický prohlížeč
• Multiclockový cyklický simulátor
• Rozhraní příkazového řádku
• Kompletní seznam všech drátů a bran
• Úplný stav všech hodnot procházejících obvodem

Pojmenování

Původně J v „JHDL“ znamená „Java“. Aby se však zabránilo problémům s ochrannými známkami, název byl backronymed stát za Just-Další HArdware Dpředpis Lúzkost.

Reference

• Oficiální web JHDL
• BYU's Configurable Computing Laboratory
• Cosmic Horizon JHDL