Seznam HDL simulátorů - List of HDL simulators - Wikipedia
 | Tento článek má několik problémů. Prosím pomozte zlepšit to nebo diskutovat o těchto otázkách na internetu diskusní stránka. (Zjistěte, jak a kdy tyto zprávy ze šablony odebrat) (Zjistěte, jak a kdy odstranit tuto zprávu šablony)
|
HDL simulátory jsou softwarové balíčky, které simulují výrazy napsané v jednom z jazyky popisu hardwaru, jako VHDL, Verilog, SystemVerilog.
Na této stránce je uveden seznam aktuálních a historických HDL simulátory, akcelerátory, emulátory atd.
Proprietární simulátory
| Název simulátoru | Autor / společnost | Jazyky | Popis |
|---|---|---|---|
| Active-HDL / Riviera-PRO | Aldec | VHDL-1987, -1993, -2002, -2008, -2018 V1995, V2001, V2005, SV2009, SV2012 | Simulátor s kompletním návrhovým prostředím zaměřeným na aplikace FPGA. Aldec licencuje Active-HDL na Lattice Semiconductor, dodavatele FPGA, a základní engine najdete v designových sadách Lattice. Zatímco ActiveHDL je levný produkt, Aldec nabízí také dražší a výkonnější simulátor s názvem „Riviera-PRO“. Díky pokročilým funkcím ladění je zaměřen na ověřování velkých zařízení FPGA a ASIC pomocí pokročilých metod ověřování, jako je ověřování založené na tvrzení a UVM. |
| Aeolus-DS | Huada Empyrean Software Co., Ltd. | V2001 | Aeolus-DS je součástí simulátoru Aeolus, který je určen k simulaci obvodu smíšeného signálu. Aeolus-DS podporuje čistou verilogovou simulaci. |
| CVC | Automatizace designu Tachyon | V2001, V2005 | CVC je verilogový HDL kompilovaný simulátor. CVC má schopnost simulovat buď v interpretovaném nebo kompilovaném režimu. |
| Ahoj | Teradyne | Používá se v 80. letech. | |
| Incisive Enterprise Simulator ('big 3') | Cadence Design Systems | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Cadence původně získala Gateway Design, čímž získala Verilog-XL. V reakci na konkurenci rychlejších simulátorů společnost Cadence vyvinula vlastní simulátor kompilovaného jazyka NC-Verilog. Moderní verze rodiny NCsim, nazvaná Incisive Enterprise Simulator, zahrnuje podporu Verilog, VHDL a SystemVerilog. Poskytuje také podporu pro jazyk e ověření a rychlé jádro simulace SystemC. |
| ISE Simulator | Xilinx | VHDL-93, V2001 | Simulátor Xilinx je dodáván s ISE Design Suite. ISE Simulator (ISim) poskytuje podporu pro simulaci jazyka ve smíšeném režimu, mimo jiné včetně simulace návrhů zaměřených na FPGA a CPLD od Xilinx. |
| Metriky Cloud Simulator | Metrické technologie | SV2012 | Simulátor SystemVerilog používaný na cloudové platformě Metrics. Zahrnuje všechny standardní funkce moderního simulátoru SystemVerilog včetně ladění, API, jazyků a podpory testbench. |
| ModelSim a Questa ('velký 3') | Mentor Graphics | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Původní simulátor Modeltech (VHDL) byl prvním simulátorem ve smíšeném jazyce schopným simulovat společně návrhové entity VHDL a Verilog. V roce 2003 byl ModelSim 5.8 prvním simulátorem, který začal podporovat funkce standardu Accellera SystemVerilog 3.0.[1] V roce 2005 představil Mentor program Questa, který poskytuje vysoce výkonné simulace Verilog a SystemVerilog a rozšiřuje možnosti ověřování na pokročilejší metodiky, jako je například Assertion Based Verification a Functional Coverage. Questa je dnes přední vysoce výkonný simulátor SystemVerilog a Mixed, který podporuje celou řadu metodik včetně průmyslových standardů OVM a UVM. ModelSim je stále předním simulátorem pro návrh FPGA. |
| MPSim | Automatizace designu Axiom | V2001, V2005, SV2005, SV2009 | MPsim je rychlý kompilovaný simulátor s plnou podporou pro Verilog, SystemVerilog a SystemC. Zahrnuje Designer, integrované prostředí pro ladění Verilog a SystemVerilog a má integrovanou podporu pro simulaci více procesorů. |
| PureSpeed | Přední linie | V1995 | První simulátor Verilog dostupný v operačním systému Windows. Simulátor měl protějšek založený na cyklu s názvem „CycleDrive“. FrontLine byl prodán společnosti Avant! v roce 1998, který později získala společnost Synopsys v roce 2002. Společnost Synopsys ukončila provozování Purespeed ve prospěch svého zavedeného simulátoru VCS. |
| Simulátor Quartus II (Qsim) | Altera | VHDL-1993, V2001, SV2005 | Simulátor Altera je dodáván s designovým softwarem Quartus II ve verzi 11.1 a novější. Podporuje Verilog, VHDL a AHDL. |
| SILOS | Silvaco | IEEE-1364-2001 | Jako jeden z levně interpretovaných simulátorů Verilog se v 90. letech těšil velké popularitě Silos III ze SimuCadu. Díky akvizici společnosti SimuCad společností Silvaco je Silos součástí sady nástrojů Silvaco EDA. |
| SIMILI VHDL | Symphony EDA | VHDL-1993 | Další levný simulátor VHDL s grafickým uživatelským rozhraním a integrovaným prohlížečem křivek. Jejich webové stránky již nějakou dobu nebyly aktualizovány. Software již nemůžete zakoupit. Bezplatná verze funguje, ale o licenci musíte požádat e-mailem. |
| ROZBÍT | Integrace delfínů | V1995, V2001, VHDL-1993 | SMASH je vícejazyčný simulátor pro smíšené signály pro návrhy IC nebo PCB. Využívá to KOŘENÍ syntaxe pro analogové popisy, Verilog-HDL a VHDL pro digitální, Verilog-A / AMS, VHDL-AMS a ABCD (kombinace SPICE a C) pro analogové chování a C pro DSP algoritmy. |
| Speedsim | Cadence Design Systems | V1995 | Cyklický simulátor původně vyvinutý v DEC. Vývojáři DEC se rozhodli vytvořit Quickturn Design Systems. Společnost Quickturn byla později získána společností Cadence, která produkt ukončila v roce 2005. Speedsim se vyznačoval inovativní architekturou slot-bit-slice, která podporovala simulaci až 32 paralelních testů. |
| Super-FinSim | Fintronic | V2001 | Tento simulátor je k dispozici na více platformách a prohlašuje shodu s normou IEEE 1364-2001. |
| TEGAS / Texsim | TEGAS / CALMA / GE | TDL (Tegas Design Language) | Poprvé popsáno v článku z roku 1972, který v 80. letech používali prodejci ASIC, jako je LSI Logic, GE. |
| VCS ('big 3') | Synopsys | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Původně vyvinuli John Sanguinetti, Peter Eichenberger a Michael McNamara v rámci startupové společnosti Chronologic Simulation, kterou získala společnost ViewLogic Systems v roce 1994. ViewLogic následně získala společnost Synopsys v roce 1997. VCS se neustále aktivně vyvíjí a propaguje simulaci kompilovaného kódu. , nativní testbench a podpora SystemVerilog a technologie unifikovaných překladačů. VCS dnes poskytuje komplexní podporu pro všechny funkční metodiky ověřování a jazyky (včetně VHDL, Verilog, SystemVerilog, Verilog AMS, SystemC a C / C ++) a pokročilé simulační technologie včetně nativní nízké spotřeby, šíření x, analýzy nedosažitelnosti a jemné - zakořeněný paralelismus. |
| Verilogger Extreme, Verilogger Pro | SynaptiCAD | V2001, V1995 | Verilogger Pro je nízkonákladový simulátor založený na kódové základně VeriWell Elliota Mednicka. Verilogger Extreme je novější simulátor kompilovaného kódu, který je kompatibilní s Verilog-2001 a mnohem rychlejší než Pro. |
| Verilog-XL | Cadence Design Systems | V1995 | Původní simulátor Verilog, Gateway Design's Verilog-XL, byl prvním (a pouze na nějaký čas) simulátorem Verilog, který byl kvalifikován pro odhlášení ASIC (ověření). Po akvizici společností Cadence Design Systems se Verilog-XL za ta léta změnil jen velmi málo, zachoval si interpretovaný jazykový modul a zmrazil jazykovou podporu na Verilog-1995. Cadence doporučuje Incisive Enterprise Simulator pro nové designové projekty, protože XL již nedostává aktivní vývoj. Nicméně společnost XL i nadále nachází uplatnění ve společnostech s velkými základnami kódů starší verze Verilog. Mnoho starších verilogových kódových základen bude správně simulovat pouze ve Verilog-XL, kvůli rozdílům v jazykové implementaci jiných simulátorů. |
| Veritak | Systémy Sugawara | V2001 | Je levný a pouze pro Windows. Může se pochlubit vestavěným prohlížečem křivek a rychlým provedením. |
| Vivado Simulator | Xilinx | VHDL-93, V2001, V2005, SV2009, SV2012 | Simulátor Vivado od Xilinx je součástí Designové apartmá Vivado. Jedná se o simulátor kompilovaného jazyka, který podporuje smíšený jazyk, skripty TCL, šifrovanou IP a vylepšené ověřování. Vivado je zaměřen na větší FPGA od Xilinx a pomalu nahrazuje ISE jako jejich hlavní řetězec nástrojů. V polovině roku 2014 pokrýval Vivado střední a velké FPGA Xilinx a ISE střední a menší FPGA a všechny CPLD. |
| Z01X | WinterLogic (získaný společností Synopsys 2016) | V2001, SV2005 | Vyvinut jako simulátor poruch, ale lze jej také použít jako logický simulátor. |
Některé nesvobodné proprietární simulátory (například ModelSim) jsou k dispozici ve studentských nebo hodnotících / ukázkových edicích. V těchto edicích je obecně zakázáno mnoho funkcí, libovolné limity velikosti simulačního návrhu, ale jsou nabízeny zdarma.
Zdarma a open-source simulátory
| Název simulátoru | Licence | Autor / společnost | Podporované jazyky | Popis |
|---|---|---|---|---|
| Kaskáda | BSD | Výzkum VMware | V2005 (velká podmnožina) | Just-in-Time Verilog simulátor a kompilátor pro FPGA umožňující okamžité spuštění syntetizovatelného i nesyntetizovatelného Verilogu na hardwaru |
| GPL Cver | GPL | Software Pragmatic C. | V1995, minimální V2001 | Toto je GPL open-source simulátor. Je to čistý simulátor. Tento simulátor není plně kompatibilní s IEEE 1364-2001. Nepodporuje generování a konstantní funkce. |
| Icarus Verilog | GPL2 + | Stephen Williams | V1995, V2001, V2005, omezené SV2005 / SV2009 | Také známý jako iverilog. Dobrá podpora pro Verilog 2005, včetně generování příkazů a stálých funkcí. |
| ZDVIHÁNÍ | A. Bosio, G. Di Natale (LIRMM) | V1995 | LIFTING (LIRMM Fault Simulator) je simulátor s otevřeným zdrojovým kódem, který je schopen provádět jak logickou, tak simulaci poruch u jednoduchých / více zaseklých poruch a rozrušování jednotlivých událostí (SEU) na digitálních obvodech popsaných ve Verilogu. | |
| OSS CVC | Umělecká licence ve stylu Perl | Automatizace designu Tachyon | V2001, V2005 | CVC je verilogový HDL kompilovaný simulátor. CVC má schopnost simulovat buď v interpretovaném nebo kompilovaném režimu. Zdrojový kód je k dispozici pod uměleckou licencí ve stylu Perl. |
| TkGate | GPL2 + | Jeffery P. Hansen | V1995 | Událost řízený editor digitálních obvodů a simulátor s tcl / tk GUI na základě Verilogu. Zahrnuje simulátor Verilog Verga. |
| Verilator | GPL3 | Veripool | Syntetizovatelné V1995, V2001, V2005, SV2005, SV2009, SV2012, SV2017 | Jedná se o velmi rychlý simulátor open-source, který kompiluje syntetizovatelný Verilog do vícevláknového C ++ / SystemC. Kód Testbench musí být napsán jako syntetizovatelný RTL nebo jako testovací stůl C ++ nebo SystemC. Verilator nepodporuje behaviorální syntaxi Verilog pro psaní Testbenches. Například neexistuje žádná podpora pro úkoly verilog s operátory # a @ pro generování kódu ovladače testovacího testu chování. |
| Verilog Behavioral Simulator (VBS) | GPL | Ležel H. Tho a Jimen Ching | V1995 | Podporuje funkce, úkoly a vytváření modulů. Stále nemá mnoho funkcí, ale toto vydání má dost pro to, aby student VLSI mohl používat a učit se Verilog. Podporuje pouze behaviorální konstrukty Verilogu a minimální simulační konstrukty, jako například „počáteční“ příkazy. |
| VeriWell | GPL2 | Elliot Mednick | V1995 | Tento simulátor býval proprietární, ale nedávno se stal GPL open-source. Soulad s 1364 není dobře zdokumentován. Není plně kompatibilní s IEEE 1364-1995. |
| Smíšený signál a doména ISOTEL | GPL | ngspice a Yosys společenství a Isotel | V2005 | Open-source smíšený signál ngspice simulátor v kombinaci se softwarem pro syntézu verilogů Yosys a Isotel rozšíření pro vestavěnou C / C ++ (nebo jinou) simulaci. |
| Název simulátoru | Licence | Autor / společnost | Podporované jazyky | Popis |
|---|---|---|---|---|
| FreeHDL | GPL2 + | VHDL-1987, VHDL-1993 | Projekt vývoje bezplatného otevřeného simulátoru VHDL | |
| GHDL | GPL2 + | Tristan Gingold | VHDL-1987, VHDL-1993, VHDL-2002, částečný VHDL-2008 | GHDL je kompletní simulátor VHDL využívající technologii GCC. |
| Icarus Verilog | GPL2 + | Maciej Sumiński Stephen Williams | Přidán preprocesor VHDL, který převádí VHDL na Verilog | |
| nvc | GPL3 | Nick Gasson | VHDL-1993 |
Klíč
| Štítek | Popis |
|---|---|
| V1995 | IEEE 1364-1995 Verilog |
| V2001 | IEEE 1364-2001 Verilog |
| V2005 | IEEE 1364-2005 Verilog |
| SV2005 | IEEE 1800-2005 SystemVerilog |
| SV2009 | IEEE 1800-2009 SystemVerilog |
| SV2012 | IEEE 1800-2012 SystemVerilog |
| SV2017 | IEEE 1800-2017 SystemVerilog |
| VHDL-1987 | IEEE 1076 -1987 VHDL |
| VHDL-1993 | IEEE 1076 -1993 VHDL |
| VHDL-2002 | IEEE 1076 -2002 VHDL |
| VHDL-2008 | IEEE 1076 -2008 VHDL |
Dějiny
HDL simulační software prošel dlouhou cestu od svého raného vzniku jako jediný proprietární produkt nabízený jednou společností. Dnes jsou simulátory k dispozici od mnoha prodejců za různé ceny, včetně bezplatných. Pro stolní / osobní použití nabízejí Aldec, Mentor, LogicSim, SynaptiCAD, TarangEDA a další sady nástrojů pro platformu Windows 2000 / XP do 5 000 USD. Tyto sady dodávají simulátorovému jádru kompletní vývojové prostředí: textový editor, prohlížeč křivek a prohlížeč na úrovni RTL. Kromě toho si edice simulátorů Aldec a ModelSim s omezenou funkčností lze zdarma stáhnout u příslušných partnerů OEM (Microsemi, Altera, Lattice Semiconductor, Xilinx atd.). Pro ty, kteří chtějí open-source software, existuje Icarus Verilog, GHDL mimo jiné.
Kromě úrovně stolních počítačů nabízejí podnikové simulátory rychlejší běh simulace a robustnější podporu pro smíšený jazyk (VHDL a Verilog ) simulace, a co je nejdůležitější, jsou validovány pro simulaci brány s přesností načasování (s poznámkou SDF). Poslední bod je pro ASIC proces pásky, když je databáze návrhu uvolněna do výroby. (polovodičové slévárny stanoví použití nástrojů vybraných ze schváleného seznamu, aby návrh zákazníka získal status odhlášení. Ačkoli zákazník není povinen provádět žádnou kontrolu odhlášení, obrovské náklady na objednávku oplatky obecně zajistily důkladné ověření návrhu ze strany zákazníka.) Mezi tři hlavní simulátory pro odhlášení patří Cadence Incisive Enterprise Simulator, Mentor ModelSim / SE a Synopsys VCS. Ceny nejsou otevřeně publikovány, ale všichni tři prodejci účtují 25 000–100 000 USD za sedadlo, roční licenci na čas.
FPGA prodejci pro svůj návrhový tok nevyžadují drahé podnikové simulátory. Ve skutečnosti většina prodejců do své návrhářské sady zahrnuje verzi OEM simulátoru HDL jiného výrobce. Dodávaný simulátor je převzat z edice základní nebo nízké kapacity a je dodáván s knihovnami zařízení dodavatele FPGA. U návrhů zaměřených na vysokokapacitní FPGA se doporučuje samostatný simulátor, protože u OEM verze může chybět kapacita nebo rychlost pro efektivní zpracování velkých návrhů.