Wishbone (počítačová sběrnice) - Wishbone (computer bus) - Wikipedia

Wishbone
VytvořilSilicore Corporation
Šířka v bitech8, 16, 32, 64
StylParalelní
Rozhraní hotpluggingNe (na sběrnici čipu)
Externí rozhraníNe
Rozhraní Master a Slave Wishbone.

The Autobus Wishbone je open source hardware počítačová sběrnice zamýšlel nechat části integrovaný obvod vzájemně komunikovat. Cílem je umožnit připojení různých jádra navzájem uvnitř čipu. The Autobus Wishbone je používán mnoha designy v OpenCores projekt.

Wishbone je zamýšlen jako „logická sběrnice“. Nezadává elektrické informace ani topologii sběrnice. Místo toho je specifikace napsána ve smyslu „signálů“, hodinových cyklů a vysoké a nízké úrovně.

Tato nejednoznačnost je úmyslná. Wishbone je navržen tak, aby umožnil návrhářům kombinovat několik napsaných návrhů Verilog, VHDL nebo nějaký jiný jazyk logického popisu elektronická automatizace designu (EDA). Wishbone poskytuje návrhářům standardní způsob, jak je kombinovat hardwarová logika designy (nazývané „jádra“). Wishbone je definován jako 8, 16, 32 a 64bitové sběrnice. Všechny signály jsou synchronní k jednotlivým hodinám, ale musí být generovány některé podřízené odpovědi kombinatoricky pro maximální výkon. Wishbone umožňuje přidání „tag bus“ k popisu dat. Ale reset, jednoduché adresované čtení a zápisy, pohyb bloků dat a nedělitelné cykly sběrnice vše funguje bez značek.

Wishbone je otevřený zdroj, což usnadňuje technikům a fandům sdílení návrhů veřejné domény hardwarové logiky na internetu. Aby se zabránilo předcházení technologiím agresivním patentováním, obsahuje specifikace Wishbone příklady předchozí umění, aby prokázal, že jeho koncepty jsou ve veřejné doméně.

Zařízení není vyhovět podle specifikace Wishbone, pokud neobsahuje a datový list který popisuje, co dělá, šířku sběrnice, využití atd. Podpora opětovného použití designu vyžaduje datový list. Díky opětovné použitelnosti designu bude sdílení s ostatními snazší.

The Jednoduchá architektura autobusů je zjednodušená verze specifikace Wishbone.[1]

Topologie přání

Wishbone se dobře přizpůsobuje běžným topologiím, jako je point-to-point, many-to-many (tj. Klasický sběrnicový systém), hierarchické nebo dokonce přepínané struktury, jako například příčné spínače. V exotičtějších topologiích vyžaduje Wishbone řadič sběrnice nebo arbitr, ale zařízení stále udržují stejné rozhraní.

Sdílená sběrnice

Wishbone shared bus.jpg

Datový tok

Wishbone pipeline.jpg

Přepínač příčníku

Kříž křížové bar.jpg

Srovnání

Signály Wishbone ve srovnání s jinými standardy SOC Bus:

Wishbone => Avalon
WishboneAvalon BusPopis
cykl=! write_n nebo! read_noznačuje, že probíhá platný cyklus sběrnice
stb= chipselectoznačuje platný cyklus přenosu dat
my=! write_n a read_noznačuje, zda je aktuální cyklus místní sběrnice cyklem ČTENÍ nebo ZÁPISU. Signál je negován během READ cyklů a je uplatňován během WRITE cyklů.
ack=! waitrequestoznačuje ukončení normálního cyklu sběrnice podřízeným zařízením.
Avalon => Wishbone
Avalon BusWishbonePopis
chipselect= stboznačuje, že je vybráno podřízené zařízení.
write_n=! (cyc a my)indikuje, že hlavní požadavky na zápis do podřízeného zařízení
read_n=! (cykl a! my)indikoval, že hlavní požadavky na čtení z podřízeného zařízení.
čekat=! ackoznačuje, že otrok požaduje, aby pán čekal.

Viz také

Reference

  1. ^ „About SBA“

externí odkazy