Signoff (elektronická automatizace designu) - Signoff (electronic design automation)

V Automatizovaný design integrované obvody, odhlásit se (také psáno jako odhlásit se) Kontroly je souhrnný název daný řadě ověřovacích kroků, kterými musí návrh projít, než bude moci vylepený. To implikuje iterativní proces zahrnující přírůstkové opravy napříč platformou pomocí jednoho nebo více typů kontroly a poté znovu otestovat návrh. Existují dva typy odhlášení: odhlášení z front-endu a back-end odhlášení. Po odhlášení typu back-end jde čip do výroby. Po vypsání všech funkcí ve specifikaci ověřovací technik napíše pokrytí těchto funkcí, aby identifikoval chyby, a odešle návrh RTL zpět návrháři. Chyby nebo vady mohou zahrnovat problémy jako chybějící funkce (porovnání rozložení se specifikací), chyby v designu (překlepy a funkční chyby) atd. Když pokrytí dosáhne maxima%, ověřovací tým jej odhlásí. Pomocí metodiky jako UVM, OVM nebo VMM vyvíjí ověřovací tým znovu použitelné prostředí. V dnešní době je UVM populárnější než ostatní.

Zkontrolovat typy

Signoff kontroly se staly složitějšími VLSI přístup 22 nm a pod uzly procesu kvůli zvýšenému dopadu dříve ignorovaných (nebo hrubě aproximovaných) efektů druhého řádu. Existuje několik kategorií kontrol odhlášení.

  • Kontrola návrhových pravidel (DRC) - Také někdy známé jako geometrické ověření, to zahrnuje ověření, zda lze návrh spolehlivě vyrobeno vzhledem k současným omezením fotolitografie. V pokročilých procesních uzlech DFM pravidla jsou upgradována z volitelných (pro lepší výtěžnost) na požadovaná.
  • Layout Versus Schematic (LVS) - Také známý jako schematické ověření, slouží k ověření, že umístění a směrování z standardní buňky v konstrukci nezměnil funkčnost konstruovaného obvodu.
  • Formální ověření - Zde je logická funkčnost post-rozložení netlist (včetně jakékoli optimalizace založené na rozložení) je ověřen proti pre-rozložení, posyntéza netlist.
  • Pokles napětí analýza - Tato kontrola také známá jako analýza IR-drop, ověří, zda elektrická síť je dostatečně silná, aby zajistila, že Napětí představující binární vysoký hodnota nikdy neklesne pod nastavenou hranici (pod kterou obvod nebude správně nebo spolehlivě fungovat) kvůli kombinovanému přepínání milionů tranzistorů.
  • Integrita signálu analýza - Zde se analyzuje hluk způsobený přeslechy a dalšími problémy a kontroluje se jeho účinek na funkčnost obvodu, aby se zajistilo, že kapacitní závady nejsou dostatečně velké, aby překročily hraniční napětí bran podél datové cesty.
  • Statická analýza načasování (STA) - Pomalu nahrazován statistická statická analýza časování (SSTA), STA se používá k ověření, zda všechny cesty logických dat v návrhu mohou fungovat zamýšleným způsobem taktovací frekvence, zejména pod účinky variace na čipu. STA běží jako náhrada za KOŘENÍ, protože díky běhovému období simulace SPICE je to pro moderní čipovou analýzu nemožné.
  • Elektromigrace kontroly životnosti - Zajistit minimální životnost provozu při zamýšlené hodinové frekvenci, aniž by obvod podlehl elektromigraci.
  • Funkční Statické kontroly odhlášení - které používají techniky vyhledávání a analýzy ke kontrole selhání návrhu ve všech možných testovacích případech; zahrnují funkční statické odhlašovací domény hodinové křížení domény, resetovat křížení domény a šíření X.

Nástroje

Malá podskupina nástrojů je klasifikována jako „zlatá“ nebo kvalita odhlášení. Kategorizace nástroje jako kvality odhlášení bez zkreslení dodavatele je otázkou pokusů a omylů, protože přesnost nástroje lze určit až po vytvoření návrhu. Jednou z metrik, která se používá (a často je nabízena výrobcem / prodejcem nástroje), je počet úspěšných pásky, které daný nástroj povolil. Tvrdilo se, že tato metrika je nedostatečná, špatně definovaná a irelevantní pro určité nástroje, zejména nástroje, které hrají pouze část v plném proudu.[1]

Zatímco prodejci často zkrášlují jednoduchost end-to-end (obvykle RTL na GDS pro ASIC a RTL do načasování uzavření pro FPGA ) provádění prostřednictvím příslušné sady nástrojů používá většina společností zabývajících se návrhem polovodičů kombinaci nástrojů od různých dodavatelů (často nazývaných „nejlepší z chovu "nástroje), aby se minimalizovaly chyby korelace před a po křemíku.[2] Vzhledem k tomu, že nezávislé hodnocení nástrojů je drahé (jednotlivé licence pro návrhové nástroje od velkých prodejců jako Synopsys a Kadence může stát desítky nebo stovky tisíc dolarů) a riskantní návrh (je-li neúspěšné vyhodnocení provedeno na produkčním návrhu, což má za následek čas nakupovat je možné pouze u největších designových společností (jako Intel, IBM, Freescale, a TI ). Jako přidaná hodnota, několik polovodičových sléváren nyní poskytuje předem hodnocené referenční / doporučené metodiky (někdy označované jako toky RM), které obsahují seznam doporučených nástrojů, verzí a skriptů pro přesun dat z jednoho nástroje do druhého a automatizaci celého procesu.[3]

Tento seznam prodejců a nástrojů má být reprezentativní a není vyčerpávající:

Reference

  1. ^ „Prodejci by měli počítat křemík, nikoli pásky. EETimes. Citováno 2019-04-03.
  2. ^ DeepChip - Průzkum SNUG nástrojů fyzického ověřování.
  3. ^ Tok odhlášení TSMC