Překročení hodinové domény - Clock domain crossing

V digitálním elektronickém designu a hodinové křížení domény (CDC), nebo jednoduše hodiny křížení, je přechod signálu v a synchronní digitální obvod od jednoho hodiny doménu do jiné. Pokud signál neprobíhá dostatečně dlouhý a není registrován, může se objevit asynchronní na hranici příchozích hodin.[1]

Synchronní systém se skládá z jednoho elektronický oscilátor který generuje a hodinový signál, a jeho doména hodin —Paměťové prvky přímo taktované tímto signálem z tohoto oscilátoru a kombinační logika připojené k výstupům těchto paměťových prvků.

Kvůli rychlost světla zpoždění, časování zkosení atd., velikost hodinové domény v takovém synchronním systému je nepřímo úměrná frekvenci hodin.[2] V raných počítačích obvykle veškerá digitální logika probíhala v jediné hodinové doméně. Kvůli přenosové vedení ztráta a zkreslení na standardu je obtížné přenášet digitální signály nad 66 MHz PCB stopy (hodinový signál je nejvyšší frekvence v synchronním digitálním systému), CPU, které běží rychleji než tato rychlost, jsou vždy jednočipové procesory s fázově uzavřená smyčka (PLL) nebo jiný oscilátor na čipu, který udržuje nejrychlejší signály na čipu. Nejprve každý čip CPU běžel ve své vlastní doméně s jedním hodinem a zbytek digitální logiky počítače běžel v jiné doméně s pomalejšími hodinami. Několik moderních procesorů má tak vysokou rychlost hodin, že návrháři jsou nuceni vytvářet několik různých domén hodin na jednom čipu CPU.[když? ][který? ]

Odlišný hodiny domény mají hodiny, které mají jiné frekvence, rozdíl fáze (kvůli rozdílné latenci hodin nebo jinému zdroji hodin), nebo obojím. V obou případech nelze spoléhat na vztah mezi hodinovými hranami ve dvou doménách.

Synchronizace jednobitového signálu s hodinovou doménou s vyšší frekvencí lze provést registrací signálu přes a žabky který je taktován zdrojovou doménou, čímž drží signál dostatečně dlouho na to, aby byl detekován cílovou doménou s vyšší frekvencí.

Aby se předešlo problémům s metastabilita v cílové doméně jsou do cílové domény zahrnuty minimálně 2 stupně opětovné synchronizace klopných obvodů.

Synchronizace jednobitového signálu procházejícího do hodinové domény s pomalejší frekvencí je těžkopádnější. To obvykle vyžaduje registr v každé hodinové doméně s formou zpětné vazby z cílové domény do zdrojové domény, což naznačuje, že signál byl detekován.[3]

V některých případech, hradlo hodin může mít za následek dvě hodinové domény, kde se „pomalejší“ doména mění z jedné sekundy na druhou.

Viz také

Reference

  1. ^ Parker, Roy H. (06.06.2004). „Upozornění: Překročení času - předpis pro nekontaminovaná data napříč hodinovými doménami“. Časopis Chip Design - Nástroje, technologie a metodiky. Ne. 5. Extension Media, Inc. Článek 32. Archivováno z originál dne 2019-03-27.
  2. ^ Seitz, Charles L. (prosinec 1979) [1978-07-23]. „Kapitola 7: Načasování systému“ (PDF). V Mead, Carver; Conway, Lynn (eds.). Úvod do VLSI designu (1. vyd.). Addison Wesley. ISBN  0-20104358-0. ISBN  978-0-20104358-7. Archivováno (PDF) z původního dne 2020-06-19. Citováno 2020-08-06. (46 stran) (pozn. Srov. izochronní oblast.)
  3. ^ Stein, Mike (2003-07-24). „Překračování propasti: asynchronní signály v synchronním světě - protože digitální design je čím dál sofistikovanější, obvody s více hodinami musí mezi sebou spolehlivě komunikovat.“ (PDF). EDN. Paradigm Works, Andover, Massachusetts, USA. str. 59–60, 62, 64, 66, 68–69. Archivováno (PDF) z původního dne 2020-08-06. Citováno 2020-08-06. (7 stránek)

Další čtení