Standardní buňka - Standard cell

Vykreslení malé standardní buňky se třemi kovovými vrstvami (dielektrikum byla odstraněna). Pískově zbarvené struktury jsou vzájemně propojeny kovem, přičemž svislé sloupky jsou kontakty, obvykle ucpávky wolframu. Načervenalé struktury jsou polysilikonové brány a pevná látka ve spodní části je objem krystalického křemíku.
Informace o bateriích použitých jako reference napětí (laboratorní standard) viz Westonova buňka a Clarkova buňka.

V polovodičovém designu standardní metodologie buněk je metoda navrhování aplikačně specifické integrované obvody (ASIC) s většinou funkcí digitální logiky. Standardní metodologie buněk je příkladem abstrakce designu, kdy nízkoúrovňová velmi rozsáhlá integrace (VLSI ) rozložení je zapouzdřen do abstraktní logické reprezentace (například a Brána NAND ). Metodika založená na buňkách - obecná třída, do které standardní buňky patří - umožňuje jednomu návrháři zaměřit se na aspekt digitálního designu na vysoké úrovni (logická funkce), zatímco jiný návrhář se zaměřuje na aspekt implementační (fyzický). Spolu s výroba polovodičů pokroky, standardní metodologie buněk pomohla návrhářům škálovat ASIC od poměrně jednoduchých jednofunkčních integrovaných obvodů (několik tisíc bran) až po složitou multimilionovou bránu systém na čipu (SoC) zařízení.

Konstrukce standardní buňky

Standardní buňka je skupina tranzistorových a propojovacích struktur, která poskytuje logickou logickou funkci (např. A, NEBO, XOR, XNOR, invertory) nebo paměťová funkce (flipflop nebo západka).[1] Nejjednodušší buňky jsou přímé reprezentace elementární logické funkce NAND, NOR a XOR, i když se běžně používají buňky mnohem složitější (například 2bitové plný zmije nebo flipflop vstupu D s kombinovaným vstupem.) Logická funkce buňky se nazývá jeho logický pohled: funkční chování je zachyceno ve formě a pravdivostní tabulka nebo Booleova algebra rovnice (pro kombinační logiku) nebo a tabulka přechodu stavu (pro sekvenční logika ).

Obvykle je počáteční návrh standardního článku vyvinut na úrovni tranzistoru ve formě a tranzistor netlist nebo schematické Pohled. Netlist je uzlový popis tranzistorů, jejich vzájemných připojení a jejich terminálů (portů) k vnějšímu prostředí. Schematické zobrazení může být generováno s řadou různých Počítačem podporovaný design (CAD) nebo Automatizace elektronického designu (EDA) programy, které poskytují a Grafické uživatelské prostředí (GUI) pro tento proces generování netlistu. Návrháři používají další CAD programy, jako např KOŘENÍ simulovat elektronické chování netlistu deklarováním vstupního stimulu (průběhy napětí nebo proudu) a poté výpočtem odezvy časové domény (analogové) obvodu. Simulace ověřují, zda netlist implementuje požadovanou funkci, a předpovídají další relevantní parametry, jako je spotřeba energie nebo zpoždění šíření signálu.

Protože logická zobrazení a zobrazení netlistu jsou užitečná pouze pro abstraktní (algebraickou) simulaci, nikoli pro výrobu zařízení, musí být také navrženo fyzické znázornění standardní buňky. Také se nazývá zobrazení rozložení, jedná se o nejnižší úroveň abstrakce designu v běžné konstrukční praxi. Z hlediska výroby je nejdůležitějším pohledem rozvržení VLSI standardní buňky, protože je nejblíže skutečnému „výrobnímu plánu“ standardní buňky. Rozložení je uspořádáno do základní vrstvy, které odpovídají různým strukturám tranzistorových zařízení, a propojit elektroinstalační vrstvy a přes vrstvy, které spojují terminály tranzistorových útvarů.[1] The propojit elektroinstalační vrstvy jsou obvykle očíslovány a mají specifické přes vrstvy představující konkrétní spojení mezi každou sekvenční vrstvou. Nevýrobní vrstvy mohou být také přítomny v rozvržení pro účely Automatizace designu, ale mnoho vrstev bylo použito výslovně pro Místo a trasa (PNR) CAD programy jsou často zahrnuty do samostatných, ale podobných abstraktní Pohled. Abstraktní pohled často obsahuje mnohem méně informací než rozložení a může být rozpoznatelný jako Formát extrakce rozložení (LEF) nebo ekvivalent.

Po vytvoření rozvržení se k provedení řady běžných ověření často používají další nástroje CAD. Provádí se kontrola pravidel návrhu (DRC), aby se ověřilo, zda návrh splňuje požadavky slévárny a další rozložení. A Parazitická extrakce (PEX) se poté provede k vygenerování PEX-netlistu s parazitickými vlastnostmi z rozložení. Uzlová spojení tohoto netlistu jsou poté porovnána se schematickým netlistem s a Layout Vs Schematic (LVS) postup k ověření, že modely připojení jsou ekvivalentní.[2]

Seznam PEX-netlist lze poté znovu simulovat (protože obsahuje parazitní vlastnosti), aby se dosáhlo přesnějších modelů časování, výkonu a šumu. Tyto modely jsou často charakterizováno (obsažené) v a Synopsys Formát svobody, ale jiný Verilog lze také použít formáty.

Konečně silný Místo a trasa (PNR) mohou být použity ke spojení všeho dohromady a syntetizovat (generovat) Integrace ve velkém měřítku (VLSI) rozvržení automatizovaným způsobem z návrhových síťových seznamů a půdorysů vyšší úrovně.

Kromě toho lze k ověření dalších aspektů pohledů a modelů buněk použít řadu dalších nástrojů CAD. A mohou být vytvořeny další soubory na podporu různých nástrojů, které využívají standardní buňky z mnoha dalších důvodů. Všechny tyto soubory, které jsou vytvořeny na podporu použití všech standardních variant buněk, jsou souhrnně označovány jako standardní knihovna buněk.

Pro typickou booleovskou funkci existuje mnoho různých funkčně ekvivalentních netlistů tranzistorů. Podobně pro typický netlist existuje mnoho různých rozvržení, která odpovídají výkonovým parametrům netlistu. Výzvou designéra je minimalizovat výrobní náklady na rozvržení standardní buňky (obecně minimalizací oblasti matrice obvodu) a přitom stále splňovat požadavky na rychlost a výkon buňky. Tudíž, uspořádání integrovaných obvodů je práce velmi náročná na pracovní sílu, a to navzdory existenci návrhových nástrojů napomáhajících tomuto procesu.

Knihovna

Standardní buňková knihovna je sbírka elektroniky nízké úrovně logické funkce jako například AND, OR, INVERT, klopné obvody, západky a vyrovnávací paměti. Tyto buňky jsou realizovány jako buňky s pevnou výškou a proměnnou šířkou a plně přizpůsobené buňkám. Klíčovým aspektem těchto knihoven je, že mají pevnou výšku, což umožňuje jejich umístění do řádků, což usnadňuje proces automatického digitálního rozvržení. Buňky jsou obvykle optimalizované plně vlastní rozvržení, které minimalizuje zpoždění a plochu.

Typická knihovna standardních buněk obsahuje dvě hlavní součásti:

  1. Databáze knihovny - Skládá se z řady pohledů, často včetně rozložení, schémat, symbolů, abstraktů a dalších logických nebo simulačních pohledů. Z toho lze získat různé informace v řadě formátů, včetně formátu Cadence LEF a formátu Synopsys Milkyway, které obsahují omezené informace o rozložení buněk, což je dostatečné pro automatické nástroje „Umístit a směrovat“.
  2. Abstrakt načasování - obecně v Formát svobody, poskytnout funkční definice, načasování, výkon a informace o šumu pro každou buňku.

Knihovna standardních buněk může také obsahovat následující další součásti:[3]

Příklad je jednoduchý XOR logická brána, kterou lze vytvořit z bran OR, INVERT a AND.

Aplikace standardní buňky

Přísně vzato, funkce NAND nebo NOR se dvěma vstupy postačuje k vytvoření libovolné sady booleovských funkcí. Ale v moderním designu ASIC se metodologie standardních buněk praktikuje se značnou knihovnou (nebo knihovnami) buněk. Knihovna obvykle obsahuje více implementací stejné logické funkce, které se liší oblastí a rychlostí.[3] Tato odrůda zvyšuje účinnost nástrojů automatické syntézy, umístění a směrování (SPR). Nepřímo také dává návrháři větší svobodu provádět kompromisy implementace (plocha vs. rychlost vs. spotřeba energie). Úplná skupina popisů standardních buněk se běžně nazývá a technologická knihovna.[3]

Komerčně dostupný Automatizace elektronického designu (EDA) nástroje používají technologické knihovny k automatizaci syntézy, umístění a směrování digitálního ASIC. Technologickou knihovnu vyvíjí a distribuuje slévárna operátor. Knihovna (spolu s formátem návrhového netlistu) je základem pro výměnu návrhových informací mezi různými fázemi procesu SPR.

Syntéza

Pomocí logického pohledu buňky technologické knihovny je Logická syntéza nářadí provádí proces matematické transformace ASIC úroveň přenosu registru (RTL) popis do netlistu závislého na technologii. Tento proces je analogický se softwarovým kompilátorem, který převádí výpis na vysoké úrovni v C programu do výpisu v jazycích sestavení závislého na procesoru.

Netlist je reprezentace standardních buněk designu ASIC na úrovni logického zobrazení. Skládá se z instancí bran knihovny standardních buněk a připojení portů mezi branami. Správné techniky syntézy zajišťují matematickou ekvivalenci mezi syntetizovaným netlistem a původním popisem RTL. Netlist neobsahuje žádné nezmapované příkazy a prohlášení RTL.

The syntéza na vysoké úrovni nástroj provádí proces transformace popisu modelů na úrovni C (SystemC, ANSI C / C ++) na netlist závislý na technologii.

Umístění

The umístění nástroj zahájí fyzickou implementaci ASIC. S 2-D půdorysem poskytnutým návrhářem ASIC přiřadí placerový nástroj umístění pro každou bránu v netlistu. Výsledný umístěné brány netlist obsahuje fyzické umístění každé ze standardních buněk netlistu, ale zachovává abstraktní popis toho, jak jsou navzájem propojeny terminály bran.

Standardní buňky mají obvykle konstantní velikost alespoň v jedné dimenzi, která umožňuje jejich seřazení do řádků na integrovaný obvod. Čip se bude skládat z velkého počtu řádků (s napájením a zemí běžícím vedle každé řady), přičemž každá řada je vyplněna různými buňkami, které tvoří skutečný design. Placující se řídí určitými pravidly: Každá brána má na mapě kostky přiřazeno jedinečné (exkluzivní) umístění. Daná brána je umístěna jednou a nesmí zabírat ani překrývat umístění žádné jiné brány.

Směrování

Pomocí netlistu umístěných bran a rozložení knihovny je router přidává jak spojovací vedení signálu, tak napájecí vedení. Plně směrovaný fyzický netlist obsahuje seznam bran ze syntézy, umístění každé brány z umístění a nakreslená propojení ze směrování.

DRC / LVS

Simulované litografické a jiné výrobní vady viditelné v malé standardní buňce.

Kontrola pravidel návrhu (KDR) a Layout Versus Schematic (LVS) jsou ověřovací procesy.[2] Spolehlivá výroba zařízení na moderním hlubokém submikrometru (0,13 um a níže) vyžaduje přísné dodržování mezer mezi tranzistory, tloušťky kovové vrstvy a pravidel hustoty výkonu. Konžská demokratická republika vyčerpávajícím způsobem porovná fyzický seznam netlistů se sadou „pravidel návrhu slévárny“ (od provozovatele slévárny) a poté označí všechna zjištěná porušení.

Proces LVS potvrzuje, že rozložení má stejnou strukturu jako přidružené schéma; toto je obvykle poslední krok v procesu rozvržení.[2] Nástroj LVS bere jako vstup schematický diagram a extrahovaný pohled z rozložení. Z každého pak vygeneruje netlist a porovná je. Uzly, porty a velikost zařízení jsou porovnány. Pokud jsou stejné, projde LVS a návrhář může pokračovat. LVS má tendenci považovat tranzistorové prsty za stejné jako extra široký tranzistor. Nástroj LVS tedy vidí paralelně 4 tranzistory (každý široký 1 μm), 4prstový 1 μm tranzistor nebo 4 μm tranzistor. Funkčnost souborů .lib bude převzata z modelů SPICE a přidána jako atribut souboru .lib.

Další metodiky založené na buňkách

„Standardní buňka“ spadá do obecnější třídy automatizačních toků návrhu, která se nazývá návrh založený na buňkách. Strukturované ASIC, FPGA, a CPLD jsou variace na buněčný design. Z pohledu designéra všechny sdílejí stejné vstupní rozhraní: RTL popis designu. Tyto tři techniky se však podstatně liší v detailech toku SPR (Synthesize, Place-and-Route) a fyzické implementaci.

Měření složitosti

U digitálních standardních návrhů buněk, například v CMOS, společná technologicky nezávislá metrika pro měření složitosti je hradlové ekvivalenty (GE).

Viz také

Reference

  1. ^ A b A. Kahng a kol .: „Fyzický design VLSI: Od rozdělení grafů k uzavření časování“, Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN  978-90-481-9590-9, s. 12-14.
  2. ^ A b C A. Kahng a kol .: „Fyzický design VLSI: Od rozdělení grafů k uzavření časování“, Springer (2011), doi:10.1007/978-90-481-9591-6, ISBN  978-90-481-9590-9, str. 10.
  3. ^ A b C D. Jansen a kol. „The Electronic Design Automation Handbook“, Springer (2003), doi:10.1007/978-0-387-73543-6, ISBN  978-14-020-7502-5, str. 398-420.

externí odkazy

  • Technologie VLSI - Tato stránka obsahuje podpůrný materiál ke knize, kterou píše Graham Petley, Umění standardního designu buněčné knihovny
  • Oklahoma State University - Tento web obsahuje podpůrný materiál pro kompletní standardní knihovnu buněk System on Chip, která využívá nástroje public-domain a Mentor Graphics / Synopsys / Cadence Design System.

Standardní oblasti buněk v CBIC jsou vytvořeny z řad standardních buněk, jako je zeď postavená z cihel