Pokročilé rozšiřitelné rozhraní - Advanced eXtensible Interface - Wikipedia

The Pokročilé rozšiřitelné rozhraní (AXI), část PAŽE Pokročilá architektura sběrnice mikrokontroléru 3 (AXI3) a 4 (AXI4) specifikace,^[1] je paralelní vysoký výkon, synchronní, vysoká frekvence, multi-master, multi-slave sdělení rozhraní, určený hlavně pro komunikaci na čipu.

Společnost AXI byla představena v roce 2003 se specifikací AMBA3. V roce 2010 definovala nová revize AMBA, AMBA4, AXI4, AXI4-Lite a AXI4-Stream protokol. AXI je bez licenčních poplatků a jeho specifikace je volně dostupná z PAŽE.

AXI nabízí široké spektrum funkcí, včetně:

• samostatný adresa / řídicí a datové fáze
• podpora pro nevyrovnané přístupy k datům
• hromadné přenosy s jediným přenosem spouštění adresa
• samostatné a nezávislé kanály pro čtení a zápis
• podpora nevyřízených transakcí
• podpora dokončování transakcí mimo objednávku pro transakce s různými ID podprocesů na stejném hlavním portu. (Transakce na stejném hlavním portu, které mají stejné ID vlákna, musí být dokončeny v pořadí. Kromě toho mohou být různé hlavní porty dokončeny mimo pořadí, pokud jde o sebe.)
• podpora pro atomové operace.

AMBA AXI specifikuje mnoho volitelných signály, které mohou být volitelně zahrnuty v závislosti na konkrétních požadavcích designu,^[2] Díky tomu je AXI univerzální sběrnicí pro mnoho aplikací.

Při komunikaci přes AXI autobus je mezi jedním nadřízeným a jedním podřízeným, specifikace obsahuje podrobný popis a signály zahrnout propojení N: M, schopné rozšířit sběrnici na topologie s více mastery a slave.^[3]

AMBA AXI4, AXI4-Lite a AXI4-Stream byly přijaty společností Xilinx a mnoho z jejích partnerů jako hlavní komunikační sběrnice ve svých produktech.^[4][5]

ID vláken

ID podprocesů umožňují jednomu hlavnímu portu podporovat více podprocesů, přičemž každé podproces má přístup v pořadí v adresním prostoru AXI, avšak každé ID podprocesu iniciované z jednoho hlavního portu může být vzájemně mimo pořadí dokončeno. Například v případě, že jedno ID vlákna je blokováno pomalou periferií, může pokračovat další ID vlákna nezávisle na pořadí prvního ID vlákna. Dalšímu příkladu může být jednomu vláknu na procesoru přiděleno ID vlákna pro konkrétní přístup do paměti hlavního portu, jako je čtení addr1, zápis addr1, čtení addr1 a tato sekvence bude dokončena v uvedeném pořadí, protože každá transakce má stejné ID vlákna hlavního portu. Jiné vlákno běžící na CPU může mít přiřazeno jiné ID vlákna hlavního portu a jeho přístup do paměti bude také v pořádku, ale možná smíchán s prvními transakcemi ID vlákna.

ID podprocesů na hlavním portu nejsou globálně definována, proto přepínač AXI s více hlavními porty interně předponou index hlavního portu před ID podprocesu a poskytne toto zřetězené ID podprocesu zařízení slave a poté po návratu transakce do jeho hlavní port původu, tato předpona ID vlákna bude použita k vyhledání hlavního portu a předpona bude zkrácena. To je důvod, proč je ID podprocesu slave portu širší v bitech než ID podprocesu hlavního portu.

Sběrnice Axi-lite je sběrnice AXI, která podporuje pouze jeden podproces ID na master. Tato sběrnice se obvykle používá pro koncový bod, který potřebuje komunikaci pouze s jedním hlavním zařízením najednou, například jednoduchou periferní zařízení, jako je UART. Naproti tomu CPU je schopen masteringu na více periferií a adresních prostorů najednou a bude podporovat více než jedno ID vlákna na svých hlavních portech axi a slave portech. To je důvod, proč CPU obvykle podporuje plnou specifickou sběrnici axi. Typický příklad spínače axi na přední straně by zahrnoval plný spec axi master připojený k CPU master a několik axi-lite slave připojených k axi switchi z různých periferních zařízení.

(Dodatečná sběrnice axi-lite je omezena pouze na podporu délek transakcí 1 datového slova na transakci.)

Potřesení rukou

Základní mechanismus potřesení rukou AMBA AXI protokol. V tomto příkladu cílová entita čeká na vysokou PLATNOU, aby prosadila svou vlastní READY.

AXI definuje základní mechanismus potřesení rukou složený ze signálů xVALID a xREADY.^[6] Signál xVALID je řízen zdrojem, aby informoval cílovou entitu, že užitečné zatížení na kanálu je platné a lze z něj číst hodinový cyklus dále. Podobně je signál xREADY řízen přijímající entitou, aby oznámil, že je připraven přijímat data.

Když jsou signály xVALID i xREADY vysoké současně hodinový cyklus „datová část dat je považována za„ přenesenou “a zdroj může buď poskytnout novou datovou část dat tím, že udrží vysokou hodnotu xVALID, nebo ukončit přenos deaktivací xVALID. Individuální přenos dat, tedy hodinový cyklus, když jsou hodnoty xVALID i xREADY vysoké, se nazývá „beat“.

Pro řízení těchto signálů jsou definována dvě hlavní pravidla:

• Zdroj nesmí čekat na vysokou hodnotu xREADY k prosazení xVALID.
• Po uplatnění musí zdroj udržovat vysokou hodnotu xVALID, dokud nedojde k potřesení rukou.

Díky tomu potřesení rukou mechanismus, zdroj i cíl mohou řídit tok dat a v případě potřeby omezit rychlost.

Kanály

Ve specifikaci AXI pět kanály jsou popsány:^[7]

• Přečíst kanál adresy (AR)
• Číst datový kanál (R)
• Kanál pro zápis adresy (AW)
• Zápis datového kanálu (W)
• Kanál odpovědi na zápis (B)

Kromě některých základních pravidel pro objednávání^[8] každý kanál je na sobě nezávislý a má svůj vlastní pár xVALID / xREADY potřesení rukou signály.^[9]

Kanály AXI pro čtení adres a čtení dat.

Kanály AXI Write Address, Write Data a Write Response.

AXI

Signály

^[10]

Výbuchy

Příklad série FIXED, INCR a WRAP

AXI je založen na sérii protokol,^[11] což znamená, že pro jeden požadavek může existovat více datových přenosů (nebo bitů). To je užitečné v případech, kdy je nutné přenést velké množství dat z nebo na konkrétní vzor adres. V AXI mohou být shluky tří typů, vybraných signály ARBURST (pro čtení) nebo AWBURST (pro zápisy) ):^[12]

• PEVNÝ
• INCR
• ZABALIT

Ve FIXOVANÝCH dávkách má každý úder v rámci přenosu stejnou adresu. To je užitečné pro opakovaný přístup na stejné místo v paměti, například při čtení nebo zápisu FIFO.

${ displaystyle { mathit {adresa}} = { mathit {StartAddress}}}$

Na druhou stranu v dávkách INCR má každý rytmus adresu rovnající se té předchozí plus velikost přenosu. Tento typ série se běžně používá ke čtení nebo zápisu oblastí sekvenční paměti.

${ displaystyle { mathit {adresa}} _ {i} = { mathit {StartAddress}} + { mathit {i}} cdot { mathit {TransferSize}}}$

WRAP shluky jsou podobné těm INCR, protože každý přenos má adresu rovnající se předchozímu plus velikost přenosu. Avšak s WRAP shluky, pokud adresa aktuálního rytmu dosáhne "hranice vyšší adresy", je resetována na "hranici zalomení":

${ displaystyle { mathit {adresa}} _ {i} = { mathit {WrapBoundary}} + ({ mathit {StartAddress}} + { mathit {i}} cdot { mathit {TransferSize}}) mathrm {mod} ({ mathit {BurstLength}} cdot { mathit {TransferSize}})}$

s

${ displaystyle { mathit {WrapBoundary}} = left lfloor { frac { mathit {StartAddress}} {{ mathit {NumberBytes}} cdot { mathit {BurstLength}}}} right rfloor cdot ({ mathit {NumberBytes}} cdot { mathit {BurstLength}})}$

Transakce

Čte

Příklad transakce čtení AXI. Mistr požaduje 4 údery (ARLEN + 1^[13]) 4 bytů každý počínaje adresou 0x0 s typem INCR. Slave vrátí 0x10 pro adresu 0x0, 0x11 pro adresu 0x4, 0x12 pro adresu 0x8 a 0x13 pro adresu 0xc, vše se stavem OKAY. Zde se zobrazují pouze nejdůležitější signály.

Chcete-li zahájit transakci čtení, musí master poskytnout na kanálu adresy čtení:

• počáteční adresa na ARADDR
• typ série, FIXOVANÝ, INCR nebo WRAP, na ARBURST (je-li k dispozici)
• délka série na ARLEN (je-li k dispozici).

Další pomocné signály, pokud jsou přítomny, se navíc používají k definování konkrétnějších přenosů.

Po obvyklém handshake ARVALID / ARREADY musí slave na kanálu Read data poskytnout:

• údaje odpovídající zadaným adresám na RDATA
• stav každého rytmu na RRESP

plus jakékoli další volitelné signály. Každý rytmus odezvy slave se provádí handshake RVALID / RREADY a při posledním přenosu musí slave prosadit RLAST, aby informoval, že bez nového požadavku na čtení už nebudou následovat žádné další rytmy.

Píše

Příklad transakce zápisu AXI. Master řídí 4 údery (AWLEN + 1^[13]) 4 bajty každý počínaje od adresy 0x0 s typem INCR, psaní 0x10 pro adresu 0x0, 0x11 pro adresu 0x4, 0x12 pro adresu 0x8 a 0x13 pro adresu 0xc. Podřízený vrací jako odpověď na zápis „OKAY“ pro celou transakci. Zde se zobrazují pouze nejrelevantnější signály.

Chcete-li zahájit operaci zápisu, musí master poskytnout informace o adrese i data.

Informace o adrese jsou poskytovány přes kanál adresy zápisu podobným způsobem jako operace čtení:

• počáteční adresa musí být uvedena na AWADDR
• typ série, FIXOVANÝ, INCR nebo WRAP, na AWBURST (je-li k dispozici)
• délka série na AWLEN (je-li k dispozici)

a pokud jsou k dispozici, všechny volitelné signály.

Master musí také poskytnout data týkající se zadaných adres na kanálu pro zápis dat:

• údaje na WDATA
• "strobo" bity na WSTRB (pokud jsou k dispozici), které podmíněně označují jednotlivé bajty WDATA jako "platné" nebo "neplatné"

Stejně jako v cestě pro čtení musí být na posledním datovém slově WLAST uplatněn masterem.

Po dokončení obou transakcí musí slave poslat zpět do hlavního stavu stav zápisu přes kanál odezvy na zápis vrácením výsledku přes signál BRESP.

AXI4-Lite

AXI4-Lite je a podmnožina protokolu AXI4, poskytující a jako v registru struktura se sníženými funkcemi a složitostí.^[14] Pozoruhodné rozdíly jsou:

• všechny dávky jsou složeny pouze z 1 rytmu
• všechny přístupy k datům využívají plnou šířku datové sběrnice, která může být buď 32 nebo 64 bitů

AXI4-Lite odstraňuje část signálů AXI4, ale u ostatních se řídí specifikací AXI4. Být a podmnožina transakcí AXI4 jsou transakce AXI4-Lite plně kompatibilní se zařízeními AXI4, což umožňuje interoperabilita mezi mastery AXI4-Lite a otroky AXI4 bez další logiky převodu.^[15]

Signály

^[16]

Viz také

• Pokročilá architektura sběrnice mikrokontroléru
• Wishbone (počítačová sběrnice)
• Master / slave (technologie)

Reference

externí odkazy

• Webová stránka AMBA
• Specifikace AXI4
• Představení ARM AXI
• Představení Xilinx AXI