Výzkumný čip Teraflops - Teraflops Research Chip
Obecná informace | |
---|---|
Spuštěno | 2006 |
Navrhl | Výzkumný program Intel Tera-Scale Computing |
Výkon | |
Max. procesor rychlost hodin | 5,67 GHz |
Šířka dat | 38-bit |
Architektura a klasifikace | |
Instrukce | 96bitové VLIW |
Fyzické specifikace | |
Tranzistory |
|
Jádra |
|
Zásuvka (y) |
|
Dějiny | |
Nástupce | Xeon Phi |
Výzkumný čip Intel Teraflops (s kódovým označením Polaris) je výzkum mnohojádrový procesor obsahující 80 jádra, používat síť na čipu architektura, kterou vytvořil Intel je Tera-Scale Výzkumný program v oblasti výpočetní techniky.[1] Byl vyroben za použití 65 nm CMOS proces s osmi vrstvami měděné propojení a obsahuje 100 milionů tranzistory na 275 mm2 zemřít.[2][3][4] Jeho designovým cílem bylo předvést modulární architekturu schopnou trvale dosáhnout výkonu 1,0 TFLOPS při rozptylu méně než 100 W.[3] Výzkum z projektu byl později začleněn do Xeon Phi. Technickým vedoucím projektu byl Sriram R. Vangal.[4]
Procesor byl původně představen na Fórum vývojářů Intel 26. září 2006[5] a oficiálně oznámeno 11. února 2007.[6] V roce 2007 byl představen funkční čip IEEE Mezinárodní konference o polovodičových obvodech, spolu s technickými specifikacemi.[2]
Architektura
Čip se skládá z 2D 10x8 síťová síť jader a nominálně pracuje na 4 GHz.[poznámka 1] Každé jádro, nazývané a dlaždice (3 mm2), obsahuje procesor a 5 portů červí díra router (0,34 mm2) s mezochronní rozhraní s šířkou pásma 80 GB / s a latencí 1,25 ns při 4 GHz.[2] Procesor v každé dlaždici obsahuje dva nezávislé, 9stupňové potrubí, jednoduchá plovoucí desetinná čárka jednotky multiplyakumulátoru (FPMAC), 3 kB jednocyklové paměti instrukcí a 2 kB datové paměti.[3] Každá jednotka FPMAC je schopna provádět 2 operace s plovoucí desetinnou čárkou s jednou přesností na cyklus. Každá dlaždice má tedy odhadovaný špičkový výkon 16 GFLOPS při standardní konfiguraci 4 GHz. 96bitový velmi dlouhé instrukční slovo (VLIW) kóduje až osm operací za cyklus.[3] Vlastní sada instrukcí obsahuje pokyny k odesílání a přijímání paketů do / z sítě čipu a také pokyny pro spaní a probuzení konkrétní dlaždice.[4] Pod každou dlaždicí 256 kB SRAM modul (s kódovým označením Freya) byl 3D skládaný, čímž se blíží paměť procesoru, aby se zvýšila celková šířka pásma paměti na 1 TB / s, na úkor vyšších nákladů, tepelného stresu a latence a malé celkové kapacity 20 MB.[7] Ukázalo se, že síť Polaris má šířku pásma půlení 1,6 Tbit / s na 3,16 GHz a 2,92 Tbit / s na 5,67 GHz.[8]

Mezi další významné vlastnosti čipu Teraflops Research patří jeho jemnozrnná správa napájení s 21 nezávislými oblastmi spánku na dlaždici a dynamickým spánkem dlaždic a velmi vysoká energetická účinnost s teoretickým vrcholem 27 GFLOPS / W při 0,6 V a 19,4 GFLOPS / W skutečným šablona při 0,75 V.[4][9]
Typ instrukce | Latence (cykly) |
---|---|
FPMAC | 9 |
VLOŽTE / ULOŽTE | 2 |
ODESLAT / PŘIJET | 2 |
SKOK / POBOČKA | 1 |
STAND / WFD | ? |
SPÁNKU / BUDENÍ | 6 |
aplikace | počet | Aktivní dlaždice | ||
---|---|---|---|---|
Šablona | 358 tis | 1.00 | 73.3% | 80 |
SGEMM: | 2,63 mil | 0.51 | 37.5% | 80 |
Tabulka | 64,2 tis | 0.45 | 33.2% | 80 |
2D FFT | 196 tis | 0.02 | 2.73% | 64 |
[pozn. 4] | [pozn. 5] | Napájení[pozn. 6] | Zdroj | ||
---|---|---|---|---|---|
0,60 V | 1,0 GHz | 0,32 TFLOPS | 11 W. | 110 ° C | [2] |
0,675 V | 1,0 GHz | 0,32 TFLOPS | 15,6 W. | 80 ° C | [4] |
0,70 V | 1,5 GHz | 0,48 TFLOPS | 25 W. | 110 ° C | [2] |
0,70 V | 1,35 GHz | 0.43 TFLOPS | 18 Ž | 80 ° C | [4] |
0,75 V | 1,6 GHz | 0.51 TFLOPS | 21 Ž | 80 ° C | [4] |
0,80 V | 2,1 GHz | 0,67 TFLOPS | 42 W. | 110 ° C | [2] |
0,80 V | 2,0 GHz | 0.64 TFLOPS | 26 W. | 80 ° C | [4] |
0,85 V | 2,4 GHz | 0.77 TFLOPS | 32 Ž | 80 ° C | [4] |
0,90 V | 2,6 GHz | 0,83 TFLOPS | 70 W. | 110 ° C | [2] |
0,90 V | 2,85 GHz | 0.91 TFLOPS | 45 Ž | 80 ° C | [4] |
0,95 V | 3,16 GHz | 1,0 TFLOPS | 62 W. | 80 ° C | [4] |
1,00 V | 3,13 GHz | 1,0 TFLOPS | 98 W. | 110 ° C | [2] |
1,00 V | 3,8 GHz | 1.22 TFLOPS | 78 W. | 80 ° C | [4] |
1,05 V | 4,2 GHz | 1.34 TFLOPS | 82 Ž | 80 ° C | [4] |
1,10 V | 3,5 GHz | 1.12 TFLOPS | 135 W. | 110 ° C | [2] |
1,10 V | 4,5 GHz | 1.44 TFLOPS | 105 Ž | 80 ° C | [4] |
1,15 V | 4,8 GHz | 1.54 TFLOPS | 128 Ž | 80 ° C | [4] |
1,20 V | 4,0 GHz | 1,28 TFLOPS | 181 W. | 110 ° C | [2] |
1,20 V | 5,1 GHz | 1,63 TFLOPS | 152 W. | 80 ° C | [4] |
1,25 V | 5,3 GHz | 1.70 TFLOPS | 165 Ž | 80 ° C | [4] |
1,30 V | 4,4 GHz | 1,39 TFLOPS | ? | 110 ° C | [2] |
1,30 V | 5,5 GHz | 1.76 TFLOPS | 210 Ž | 80 ° C | [4] |
1,35 V | 5,67 GHz | 1,81 TFLOPS | 230 W | 80 ° C | [4] |
1,40 V | 4,8 GHz | 1,52 TFLOPS | ? | 110 ° C | [2] |
Problémy
Intel se zaměřil na pomoc při vývoji softwaru pro novou exotickou architekturu vytvořením nové programovací model, zejména pro čip, tzv Ct. Model nikdy nezískal následující Intel doufal a byl nakonec začleněn do Stavební bloky Intel Array, nyní zaniklá knihovna C ++.
Viz také
Poznámky
- ^ Ačkoli Intel později ukázal čip až 5,67 GHz.
- ^ Při 1,07 V a 4,27 GHz.
- ^ Všechna měření představují výkon se všemi 80 aktivními jádry.
- ^ Podstatně vyšších frekvencí při stejných napětích (ve srovnání s původní zprávou ISSCC) bylo v roce 2008 dosaženo pomocí vlastního řešení chlazení.
- ^ Hodnoty kurzívou byly extrapolovány pomocí , kde byla maximální frekvence ručně extrahována z grafů a jsou tedy pouze přibližné.
- ^ Hodnoty kurzívou byly ručně extrahovány z grafů a jsou tedy pouze přibližné.
Reference
- ^ Intel Corporation. „Výzkumný čip Teraflops“. Archivováno z původního 22. července 2010.
- ^ A b C d E F G h i j k l Vangal, Sriram; Howard, Jason; Ruhl, Gregory; Dighe, Saurabh; Wilson, Howard; Tschanz, James; Finan, David; Iyer, Priya; Singh, Arvind; Jacob, Tiju; Jain, Shailendra (2007). „80tile 1.28TFLOPS Network-on-Chip v 65nm CMOS“. 2007 Mezinárodní konference polovodičových obvodů IEEE. Přehled technických článků: 98–589. doi:10.1109 / ISSCC.2007.373606.
- ^ A b C d Peh, Li-Shiuan; Keckler, Stephen W .; Vangal, Sriram (2009), Keckler, Stephen W .; Olukotun, Kunle; Hofstee, H. Peter (eds.), „Čipové sítě pro vícejádrové systémy“, Vícejádrové procesory a systémy, Springer USA, str. 35–71, doi:10.1007/978-1-4419-0263-4_2, ISBN 978-1-4419-0262-7, vyvoláno 2020-05-14
- ^ A b C d E F G h i j k l m n Ó str q r s t u Vangal, S.R .; Howard, J .; Ruhl, G .; Dighe, S .; Wilson, H .; Tschanz, J .; Finan, D .; Singh, A .; Jacob, T .; Jain, S .; Erraguntla, V. (2008). „Procesor TeraFLOPS s 80 dlaždicemi pod 100 W v 65 nm CMOS“. IEEE Journal of Solid-State Circuits. 43 (1): 29–41. doi:10.1109 / JSSC.2007.910957. ISSN 0018-9200.
- ^ „Intel vyvíjí výzkumné čipy Tera-Scale“. Intel News Release. 2006.
- ^ Intel Corporation (11. února 2007). „Intel Research Advances 'Era Of Tera'". Tisková místnost Intel. Archivováno z původního 13. dubna 2009.
- ^ Bautista, Jerry (2008). „Výpočty v terajším měřítku a vzájemné propojení - úvahy o 3D stohování“. 2008 IEEE Hot Chips 20 Symposium (HCS). Stanford, CA, USA: IEEE: 1–34. doi:10.1109 / HOTCHIPS.2008.7476514. ISBN 978-1-4673-8871-9.
- ^ Výzkumný čip Intel Teraflops (PDF). Intel Corporation. 2007. Archivováno (PDF) z původního dne 18. února 2020.
- ^ Fossum, Tryggve (2007). High End MPSOC - osobní super počítač (PDF). MPSoC Conference 2007. str. 6.CS1 maint: umístění (odkaz)