Mělká izolace příkopu - Shallow trench isolation

Škálování izolace s velikostí tranzistoru. Izolační výška je součtem šířky tranzistoru a izolační vzdálenosti výkopu. Jak se izolační výška zmenšuje, efekt úzké šířky kanálu se stává zřetelnějším.
Proces výroby izolace mělkého výkopu moderních integrovaných obvodů v průřezech.

Mělká izolace příkopu (STI), také známý jako box izolační technika, je integrovaný obvod funkce, která brání elektrický proud únik mezi sousedními polovodičové zařízení komponenty. STI se obecně používá na CMOS uzly procesní technologie 250 nanometrů a menší. Starší technologie CMOS a technologie jiné než MOS běžně používají izolaci založenou na LOCOS.[1]

STI se vytváří brzy v průběhu výroba polovodičových součástek před vytvořením tranzistorů. Klíčové kroky procesu VTI zahrnují leptání vzor zákopů v křemíku, který ukládá jeden nebo více dielektrikum materiály (např oxid křemičitý ) k vyplnění příkopů a odstranění přebytečného dielektrika pomocí techniky, jako je chemicko-mechanická planarizace.[1]

Některé technologie výroby polovodičů také zahrnují hluboká izolace příkopu, související funkce často nalezená v analogové integrované obvody.

Účinek hrany příkopu vedl k tomu, co se nedávno nazývalo „efekt reverzního úzkého kanálu“[2] nebo „inverzní efekt úzké šířky“.[3] V zásadě kvůli elektrické pole vylepšení na hraně, je snazší vytvořit vodivý kanál (inverzí) při nižším napětí. The hraniční napětí je účinně snížena pro užší šířku tranzistoru.[4][5] Výsledkem je hlavní zájem o elektronická zařízení podprahový únik proud, který je podstatně větší po snížení prahového napětí.

Průběh procesu

Viz také

Reference

  1. ^ Quirk, Michael & Julian Serda (2001). Technologie výroby polovodičů: Manuál instruktora Archivováno 28. Září 2007, na Wayback Machine, str. 25.
  2. ^ Jung, Jong-Wan; Kim, Jong-Min; Syn, Jeong-Hwan; Lee, Youngjong (30. dubna 2000). "Závislost podprahové hrbice a reverzního účinku úzkého kanálu na délku brány potlačením přechodně rozšířené difúze na okraji izolace příkopu". Japonský žurnál aplikované fyziky. 39 (Část 1, č. 4B): 2136–2140. Bibcode:2000JaJAP..39.2136J. doi:10.1143 / JJAP.39.2136.
  3. ^ A. Chatterjee et al., IEDM 1996. (oznámení o konferenci) Chatterjee, A .; Esquivel, J .; Nag, S .; Ali, I .; Rogers, D .; Taylor, K .; Joyner, K .; Mason, M .; Mercer, D .; Amerasekera, A .; Houston, T .; Chen, I.-C. (1996), „A mělká příkopová izolační studie pro technologie CMOS 0,25 / 0,18 μm a dále“, Sympózium o technologii VLSI z roku 1996. Přehled technických článků, str. 156–157, doi:10.1109 / VLSIT.1996.507831, ISBN  0-7803-3342-X, S2CID  27288482
  4. ^ Pretet, J; Ioannou, D; Subba, N; Cristoloveanu, S; Maszara, W; Raynaud, C (listopad 2002). „Efekty úzkého kanálu a jejich dopad na statické a plovoucí vlastnosti SOI MOSFETů izolovaných od STI a LOCOS“. Elektronika v pevné fázi. 46 (11): 1699–1707. Bibcode:2002SSEle..46.1699P. doi:10.1016 / S0038-1101 (02) 00147-8.
  5. ^ Lee, Yung-Huei; Linton, Tom; Wu, Ken; Mielke, Neal (květen 2001). "Vliv hrany příkopu na spolehlivost pMOSFET". Spolehlivost mikroelektroniky. 41 (5): 689–696. doi:10.1016 / S0026-2714 (01) 00002-6.

externí odkazy