Logika vysokorychlostního transceiveru - High-speed transceiver logic

Logika vysokorychlostního transceiveru nebo HSTL je technologicky nezávislý standard pro signalizaci mezi integrované obvody.^[1] Nominální rozsah signalizace je 0 V až 1,5 V, i když jsou povoleny variace a signály mohou být jednostranné nebo diferenční. Je určen pro provoz nad 180 MHz.

Následující třídy jsou definovány standardem EIA / JESD8-6 od EIA /JEDEC:

Třída I (neukončená nebo symetricky paralelně ukončená)
Třída II (řada ukončena)
Třída III (asymetricky ukončená paralelně)
Třída IV (asymetricky dvojitě paralelně ukončeno)

Všimněte si, že Symetrické paralelní ukončení znamená, že zakončovací odpor na zátěži je připojen k polovině napájecího napětí výstupního bufferu. Dvojité paralelní ukončení znamená, že paralelní zakončovací odpory jsou umístěny na obou koncích přenosového vedení.

Viz také

Ukončená logika řady Stub - SSTL

Reference

^ „High Speed Transceiver Logic (HSTL). A 1.5V Output Buffer Based Voltage Based Interface Standard for Digital Integrated Circuits, JESD8-6“ (PDF). 1995-08-01.

Tento článek týkající se elektroniky je pahýl. Wikipedii můžete pomoci pomocí rozšiřovat to.

[1] „High Speed Transceiver Logic (HSTL). A 1.5V Output Buffer Based Voltage Based Interface Standard for Digital Integrated Circuits, JESD8-6“ (PDF). 1995-08-01.

[1]