VerilogCSP - VerilogCSP

Tento článek obsahuje seznam obecných Reference, ale zůstává z velké části neověřený, protože postrádá dostatečné odpovídající vložené citace. Prosím pomozte zlepšit tento článek představuji přesnější citace. (Květen 2013) (Zjistěte, jak a kdy odstranit tuto zprávu šablony)

v design integrovaného obvodu, VerilogCSP ^[1] je sada makra přidáno k Verilog HDL podporovat Komunikace postupných procesů (CSP) komunikace kanálu. Tato makra jsou určena k použití při navrhování digitální asynchronní obvody. VerilogCSP také popisuje nelineární potrubí a vlastnosti časování kanálu na vysoké úrovni, například dopředu a dozadu latence, minimální doba cyklu a vůle.

externí odkazy

• Domovská stránka VerilogCSP

Reference