SmartSpice - SmartSpice

SmartSpice je komerční verze KOŘENÍ (Simulační program s důrazem na integrovaný obvod) vyvinutý společností Silvaco. SmartSpice se používá k návrhu komplexu analogové obvody, analyzovat kritické sítě, charakterizovat buněčné knihovny a ověřovat návrhy analogových smíšených signálů. SmartSpice je kompatibilní s populárními analogovými designovými toky a modely zařízení dodávanými slévárnami. Podporuje prostředí simulace omezeného konstrukčního prostoru.[1] Mezi jeho použití v elektronický průmysl je Dynamická analýza časování.[2]

Klíčové vlastnosti

  • HSPICE -kompatibilní netlisty, modely, analytické funkce a výsledky
  • Zvládne až 400 000 aktivních zařízení ve 32bitové a 8 milionů aktivních zařízení v 64bitové verzi
  • Podporuje více vláken pro paralelní provoz
  • Několik řešičů a krokových algoritmů
  • Sbírka kalibrovaných modelů SPICE pro tradiční technologie (bipolární, CMOS) a rozvíjející se technologie (např.TFT, SOI,[3] HBT, FRAM)
  • Poskytuje otevřené vývojové prostředí modelu a schopnost analogového chování s Verilog-A volba
  • Podporuje Kadence analogový tok přes OASIS
  • Nabízí přechodnouMetoda Monte Carlo simulovat přechodový šum v nelineárních dynamických obvodech

Podporované modely tranzistorů

  • BJT / HBT: Gummel-Poon, Quasi-RC, VBIC, MEXTRAM, MODELLA, HiCUM
  • MOSFET: ÚROVEŇ 1, ÚROVEŇ 2, ÚROVEŇ 3, BSIM1, BSIM3, BSIM4, BSIM5, MOS 11, PSP, MOS 20, EKV, HiSIM, HVMOS
  • TFT: Amorfní a polysilikonové TFT modely: Berkeley, Leroux, RPI
  • SOI: Berkeley BSIM3SOI PD / DD / FD, UFS, LETISOI
  • MESFET: Statz, Curtice I & II, TriQuint
  • JFET: ÚROVEŇ 1, ÚROVEŇ 2
  • Dioda: Berkeley, Fowler-Nordheim, Philips JUNCAP / úroveň 500
  • RÁM: Ramtron FCAP

Podporované vstupní formáty

Berkeley SPICE netlist, HSPICE netlist, W-element RLGC matrix soubory, S-parametry modelové soubory, Verilog-A a AMS, C / C ++

Podporované výstupní formáty

Soubory rawfile, výpisy výstupů, výsledky analýzy, data měření, průběhy (přenosné přes platformy unix / Windows)

Reference

  1. ^ Chatterjee, Pallab. „Zaokrouhlování designových rohů“. Chip Design Mag. Citováno 2010-04-14.
  2. ^ Thimmannagari, Chandra (2005). Návrh CPU: Odpovědi na často kladené otázky. Springer. str.201. ISBN  038723800X.
  3. ^ Marshall, Andrew; Natarajan, Sreedhar (2002). Návrh SOI. Springer. str. 71.

externí odkazy