Paralelní zpracování (implementace DSP) - Parallel processing (DSP implementation)

v zpracování digitálních signálů (DSP), paralelní zpracování je technika duplikování funkčních jednotek k současnému ovládání různých úkolů (signálů).^[1] Podle toho můžeme provádět stejné zpracování pro různé signály na odpovídajících duplikovaných funkčních jednotkách. Dále, vzhledem k vlastnostem paralelní zpracování, návrh paralelního DSP často obsahuje více výstupů, což má za následek vyšší propustnost než ne paralelní.

Konceptuální příklad

Zvažte funkční jednotku (F₀) a tři úkoly (T₀, T₁ a T₂). Požadovaný čas pro funkční jednotku F₀ zpracovat tyto úkoly je t₀,t₁ a t₂ resp. Pak, pokud tyto tři úkoly provádíme v postupném pořadí, je požadovaný čas na jejich dokončení t₀ + t₁ + t₂.

Pokud však duplikujeme funkční jednotku na další dvě kopie (F), souhrnný čas se sníží na maximum (t₀,t₁,t₂), který je menší než v pořadí.

Versus pipelining

Mechanismus:

• Parallel: duplicitní funkční jednotky pracující paralelně
  • Každý úkol je zcela zpracován jinou funkční jednotkou.
• Potrubí: různé funkční jednotky pracující paralelně
  • Každý úkol je rozdělen do posloupnosti dílčích úkolů, které jsou zpracovávány specializovanými a různými funkčními jednotkami.

Objektivní:

• Potrubí vede ke snížení kritické cesty, což může zvýšit rychlost vzorku nebo snížit spotřeba energie při stejné rychlosti a vyšší výkon na watt.
• Techniky paralelního zpracování vyžadují více výstupů, které se počítají paralelně v a hodiny. Efektivní rychlost vzorku se proto zvyšuje o úroveň paralelismu.

Zvažte podmínku, že jsme schopni použít jak techniky paralelního zpracování, tak pipelining, je lepší zvolit techniky paralelního zpracování s následujícími důvody

• Pipeline obvykle způsobí problémová místa I / O
• Paralelní zpracování se také používá ke snížení spotřeby energie při použití pomalých hodin
• Hybridní metoda pipeline a paralelního zpracování dále zvyšuje rychlost architektury

Paralelní FIR filtry

Zvažte FIR filtr se 3 klepnutím:^[2]

${ displaystyle y (n) = sekera (n) + bx (n-1) + cx (n-2)}$

který je znázorněn na následujícím obrázku.

Předpokládejme, že doba výpočtu pro jednotky násobení je T_m a T_A pro přidání jednotek. Vzorkovací období je dáno vztahem

${ displaystyle T _ { text {sample}} geq T_ {m} + 2T_ {a}}$

Jeho paralelizací se výsledná architektura zobrazí následovně. Vzorkovací frekvence se nyní stává

${ displaystyle T _ { text {sample}} geq { frac {T _ { text {clock}}} {N}} = { frac {T_ {m} + 2T_ {a}} {3}}}$

kde N představuje počet kopií.

Vezměte prosím na vědomí, že v paralelním systému ${ displaystyle T _ { text {sample}} neq T _ { text {hodiny}}}$ zatímco ${ displaystyle T _ { text {sample}} = T _ { text {hodiny}}}$ drží v zřetězeném systému.

Paralelní filtry IIR 1. řádu

Zvažte přenosovou funkci IIR filtru 1. řádu formulovaného jako

${ displaystyle H (z) = { frac {z ^ {- 1}} {1-az ^ {- 1}}}}$

kde |A| ≤ 1 pro stabilitu a takový filtr má pouze jeden pól umístěný na z = A;

Odpovídající rekurzivní reprezentace je

${ displaystyle y (n + 1) = ay (n) + u (n)}$

Zvažte návrh 4paralelní architektury (N = 4). V takovém paralelním systému znamená každý zpožďovací prvek blokové zpoždění a hodinová perioda je čtyřnásobkem vzorkovací periody.

Proto iterací rekurze s n = 4k, my máme

${ displaystyle y (n + 4) = a ^ {4} y (n) + a ^ {3} u (n) + a ^ {2} u (n + 1) + au (n + 2) + u (n + 3)}$

${ displaystyle rightarrow y (4k + 4) = a ^ {4} y (4k) + a ^ {3} u (4k) + a ^ {2} u (4k + 1) + au (4k + 2) + u (4k + 3)}$

Odpovídající architektura je zobrazena následovně.

Výsledný paralelní návrh má následující vlastnosti.

• Pól původního filtru je na z = A zatímco pól pro paralelní systém je na z = A⁴ což je blíže původu.
• Pohyb sloupu zvyšuje odolnost systému vůči zaokrouhlení hluku.
• Hardwarová složitost této architektury: N×N operace násobení a přidání.

Čtvercový nárůst složitosti hardwaru lze snížit využitím souběžnosti a přírůstkového výpočtu, aby se zabránilo opakovaným výpočtům.

Paralelní zpracování pro nízkou spotřebu

Další výhodou technik paralelního zpracování je, že může snížit spotřebu energie systému snížením napájecího napětí.

Zvažte následující spotřebu energie v normálním obvodu CMOS.

${ displaystyle P _ { text {seq}} = C _ { text {celkem}} cdot V_ {0} ^ {2} cdot f}$

Kde C_celkový představuje celkovou kapacitu obvodu CMOS.

U paralelní verze zůstává nabíjecí kapacita stejná, ale celková kapacita se zvyšuje o N krát.

Aby byla zachována stejná vzorkovací frekvence, je hodinová perioda N- paralelní obvod se zvýší na N násobek zpoždění šíření původního obvodu.

Prodlužuje se doba nabíjení N krát. Napájecí napětí lze snížit na βV₀.

Proto lze spotřebu energie N-paralelního systému formulovat jako

${ displaystyle P _ { text {para}} = (NC _ { text {total}}) cdot ( beta V_ {0} ^ {2}) cdot { frac {f} {N}} = beta ^ {2} P _ { text {seq}}}$

kde β lze vypočítat pomocí

${ displaystyle N ( beta V_ {0} -V_ {t}) ^ {2} = beta (V_ {0} -V_ {t}) ^ {2}. ,}$

Reference