Zpožděná smyčka - Delay-locked loop
V elektronice, a smyčka uzamčená zpožděním (DLL) je digitální obvod podobný a fázově uzavřená smyčka (PLL), přičemž hlavním rozdílem je absence interního napěťově řízený oscilátor, nahrazeno zpožděnou linkou.
DLL lze použít ke změně fáze hodinového signálu (signál s a periodicky křivka ), obvykle k vylepšení hodiny stoupají-na-datový výstup platný charakteristiky časování integrované obvody (jako DOUŠEK zařízení). DLL lze také použít pro zotavení hodin (CDR). Z vnějšku může být DLL viděna jako brána se záporným zpožděním umístěná v hodinové cestě digitálního obvodu.
Hlavní složkou DLL je zpožďovací řetězec složený z mnoha zpožďovacích bran připojených mezi výstupem a vstupem. Vstup řetězce (a tedy i DLL) je spojen s hodinami, které mají být negativně zpožděny. Ke každé fázi zpožďovacího řetězce je připojen multiplexor; volič tohoto multiplexeru je automaticky aktualizován řídicím obvodem, aby se vytvořil efekt negativního zpoždění. Výstupem DLL je výsledný hodinový signál se záporným zpožděním.
V závislosti na prvku zpracování signálu ve smyčce (plochý zesilovač nebo integrátor),
smyčka DLL může být 0. řádu typu 0 nebo 1. řádu typu 1.
Dalším způsobem, jak zobrazit rozdíl mezi DLL a PLL, je to, že DLL používá blok s proměnnou fází (= zpoždění), kde PLL používá blok s proměnnou frekvencí.
Knihovna DLL porovnává fázi svého posledního výstupu se vstupními hodinami a generuje chybový signál, který je poté integrován a přiváděn zpět jako ovládací prvek ke všem zpožďovacím prvkům. a tedy zpoždění, kde je třeba je použít pro fázový zámek. Protože řídicí signál přímo ovlivňuje fázi, je to vše, co je zapotřebí.
PLL porovnává fázi svého oscilátoru s příchozím signálem, aby generoval chybový signál, který je poté integrován a vytvoří řídicí signál pro napěťově řízený oscilátor. Řídicí signál ovlivňuje frekvenci oscilátoru a fáze je integrálem frekvence, takže druhou integraci nevyhnutelně provádí samotný oscilátor.
V žargonu Control Systems je DLL smyčka o jeden krok níže v pořadí a v typu s ohledem na PLL, protože v kontrolovaném bloku chybí faktor 1 / s: zpožďovací linka má přenosovou funkci vyřazování / vyřazování -v tom je jen konstanta, funkce přenosu VCO je místo GVCO/ s. Ve srovnání provedeném v předchozích větách (které odpovídá obrázku, kde se používá integrátor, a ne plochý zisk) je DLL smyčkou 1. řádu a typu 1 a PLL 2. řádu a typu 2. Bez integrací chybového signálu by DLL byla 0. řádu a typu 0 a PLL 1. řádu a typu 1.
Počet prvků v řetězci zpoždění musí být sudý, nebo jinak pracovní cyklus hodin v mezilehlých uzlech řetězu se může stát nepravidelným.
Pokud by 2N +1 byl -odd- počet stupňů, 50% pracovní cyklus by se stal v době N / (2N + 1), v době (N + 1) / (2N + 1), po jitteringu chybový signál kolem hodnoty odpovídající dokonalému zámku.
Voláním 2N počtu stupňů řetězce DLL je snadné vidět, že výše uvedený obrázek by se změnil z DLL na PLL, uzamčen na stejnou fázi a frekvenci, pokud by byly provedeny následující úpravy:
- vydělením počtu stupňů dvěma
- dělat jednu z fází invertující
- připojení vstupu řetězce stupňů k jeho výstupu místo k referenčním hodinám.
Výsledný řetězec se stane prstencovým oscilátorem s periodou rovnou zpoždění předchozího řetězce a smyčka se uzamkne na stejné referenční hodiny se stejnou úrovní chybového signálu.
Pořadí a typ smyčky jsou oba zvýšeny o jednu. Lze dále poznamenat, že v případě, že je zvolen integrátor místo plochého zisku, je PLL, který lze získat, nestabilní.
Fázový posun lze zadat buď v absolutních hodnotách (v jednotkách brány zpožďovacího řetězce), nebo jako podíl periody hodin, nebo obojí.
Viz také
Reference
Smyčka Delay Lock Loop byla odvozena J.J. Spilker, JR. a D.T. Magill, „Diskriminátor delay-lock - optimální sledovací zařízení,“ Proc. IRE, sv. 49, s. 1403–1416, září 1961.